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1. (WO2019021865) 積層型素子の製造方法
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国際公開番号: WO/2019/021865 国際出願番号: PCT/JP2018/026532
国際公開日: 31.01.2019 国際出願日: 13.07.2018
IPC:
H01L 21/301 (2006.01) ,B23K 26/00 (2014.01) ,B23K 26/53 (2014.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
301
半導体本体を別個の部品に細分割するため,例.分離する
B 処理操作;運輸
23
工作機械;他に分類されない金属加工
K
ハンダ付またはハンダ離脱;溶接;ハンダ付または溶接によるクラッドまたは被せ金;局部加熱による切断,例.火炎切断:レーザービームによる加工
26
レーザービームによる加工,例.溶接,切断,穴あけ
[IPC code unknown for B23K 26/53]
出願人:
浜松ホトニクス株式会社 HAMAMATSU PHOTONICS K.K. [JP/JP]; 静岡県浜松市東区市野町1126番地の1 1126-1, Ichino-cho, Higashi-ku, Hamamatsu-shi, Shizuoka 4358558, JP
発明者:
坂本 剛志 SAKAMOTO Takeshi; JP
杉浦 隆二 SUGIURA Ryuji; JP
近藤 裕太 KONDOH Yuta; JP
内山 直己 UCHIYAMA Naoki; JP
代理人:
長谷川 芳樹 HASEGAWA Yoshiki; JP
黒木 義樹 KUROKI Yoshiki; JP
柴山 健一 SHIBAYAMA Kenichi; JP
優先権情報:
2017-14686128.07.2017JP
発明の名称: (EN) LAMINATED ELEMENT MANUFACTURING METHOD
(FR) PROCÉDÉ DE FABRICATION D'ÉLÉMENT STRATIFIÉ
(JA) 積層型素子の製造方法
要約:
(EN) This laminated element manufacturing method comprises: a first forming step for forming a first modified region along a scheduled cutting line by irradiating a semiconductor substrate of a first wafer with a laser beam along the scheduled cutting line; a first polishing step for polishing the semiconductor substrate of the first wafer; a bonding step for bonding a circuit layer of a second wafer to the semiconductor substrate of the first wafer; a second forming step for forming a second modified region along a scheduled cutting line by irradiating a semiconductor substrate of the second wafer with a laser beam along the scheduled cutting line; and a second polishing step for polishing the semiconductor substrate of the second wafer.
(FR) La présente invention concerne un procédé de fabrication d'élément stratifié comprenant : une première étape de formation consistant à former une première région modifiée le long d'une ligne de coupe prévue par émission d'un faisceau laser sur un substrat semi-conducteur d'une première tranche le long de la ligne de coupe prévue ; une première étape de polissage consistant à polir le substrat semi-conducteur de la première tranche ; une étape de liaison consistant à lier une couche de circuit d'une seconde tranche au substrat semi-conducteur de la première tranche ; une seconde étape de formation consistant à former une seconde région modifiée le long d'une ligne de coupe prévue par émission d'un faisceau laser sur un substrat semi-conducteur de la seconde tranche le long de la ligne de coupe prévue ; et une seconde étape de polissage consistant à polir le substrat semi-conducteur de la seconde tranche.
(JA) 積層型素子の製造方法は、第1ウェハの半導体基板に対して、切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って第1改質領域を形成する第1形成工程と、第1ウェハの半導体基板を研削する第1研削工程と、第1ウェハの半導体基板に第2ウェハの回路層を接合する接合工程と、第2ウェハの半導体基板に対して、切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って第2改質領域を形成する第2形成工程と、第2ウェハの半導体基板を研削する第2研削工程と、を備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)