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1. (WO2019017264) シフトレジスタおよびそれを備える表示装置
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国際公開番号: WO/2019/017264 国際出願番号: PCT/JP2018/026267
国際公開日: 24.01.2019 国際出願日: 12.07.2018
IPC:
G09G 3/36 (2006.01) ,G09G 3/20 (2006.01) ,G11C 19/28 (2006.01)
G 物理学
09
教育;暗号方法;表示;広告;シール
G
静的手段を用いて可変情報を表示する表示装置の制御のための装置または回路
3
陰極線管以外の可視的表示器にのみ関連した,制御装置または回路
20
マトリックス状に配置された個々の要素の組み合わせによりその集合を構成することによって多数の文字の集合,例.1頁,を表示するためのもの
34
独立の光源よりの光の制御によるもの
36
液晶を用いるもの
G 物理学
09
教育;暗号方法;表示;広告;シール
G
静的手段を用いて可変情報を表示する表示装置の制御のための装置または回路
3
陰極線管以外の可視的表示器にのみ関連した,制御装置または回路
20
マトリックス状に配置された個々の要素の組み合わせによりその集合を構成することによって多数の文字の集合,例.1頁,を表示するためのもの
G 物理学
11
情報記憶
C
静的記憶
19
情報がステップ形式で移動するデジタル記憶装置,例.シフト・レジスター
28
半導体素子を用いるもの
出願人:
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
発明者:
業天 誠二郎 GYOUTEN, Seijirou; --
辻野 幸生 TSUJINO, Sachio; --
堀内 智 HORIUCHI, Satoshi; --
浅井 芳啓 ASAI, Yoshihiro; --
小笠原 功 OGASAWARA, Isao; --
代理人:
島田 明宏 SHIMADA, Akihiro; JP
川原 健児 KAWAHARA, Kenji; JP
奥田 邦廣 OKUDA, Kunihiro; JP
河本 悟 KAWAMOTO, Satoru; JP
優先権情報:
2017-13996119.07.2017JP
発明の名称: (EN) SHIFT REGISTER AND DISPLAY DEVICE PROVIDED WITH SAME
(FR) REGISTRE À DÉCALAGE ET DISPOSITIF D'AFFICHAGE COMPRENANT CELUI-CI
(JA) シフトレジスタおよびそれを備える表示装置
要約:
(EN) The purpose of the present invention is to provide a shift register that is capable of suppressing occurrence of an erroneous operation caused by off-leakage at a thin-film transistor and stopping a shifting operation to be performed at an arbitrarily defined stage. A plurality of clock signals are provided to the shift register so as to generate a shifting operation stop period where the shifting operation is stopped. A unit circuit constituting each stage of the shift register is provided with a thin-film transistor (output control transistor)(T9) that controls outputting of an output signal (Q) which becomes a scanning signal, a first node (output control node)(NA) that is connected to the thin-film transistor (T9), and a first charge supply circuit (410) that supplies charges to the first node (NA) during the shifting operation stop period when being at an intermediate stage where the shifting operation has stopped.
(FR) L'objectif de la présente invention est de fournir un registre à décalage qui est capable de supprimer l'apparition d'une opération erronée provoquée par une fuite à l'état bloqué au niveau d'un transistor en couches minces et d'arrêter la réalisation d'une opération de décalage à une étape définie arbitrairement. Une pluralité de signaux d'horloge est fournie au registre à décalage de façon à produire une période d'arrêt d'opération de décalage durant laquelle l'opération de décalage est arrêtée. Un circuit unitaire constituant chaque étape du registre à décalage est pourvu d'un transistor en couches minces (transistor de commande de sortie) (T9) qui commande la sortie d'un signal de sortie (Q) qui devient un signal de balayage, d'un premier nœud (nœud de commande de sortie) (NA) qui est connecté au transistor en couches minces (T9), et d'un premier circuit d'alimentation en charges (410) qui fournit des charges au premier nœud (NA) pendant la période d'arrêt d'opération de décalage lorsqu'il est à une étape intermédiaire où l'opération de décalage s'est arrêtée.
(JA) 本発明は、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタを実現することを目的とする。 シフトレジスタには、シフト動作を停止するシフト動作停止期間が生じるように複数のクロック信号が与えられる。シフトレジスタの各段を構成する単位回路には、走査信号となる出力信号(Q)の出力を制御する薄膜トランジスタ(出力制御トランジスタ)(T9)と、薄膜トランジスタ(T9)に接続された第1ノード(出力制御ノード)(NA)と、シフト動作を停止した段である中途段に該当する場合にシフト動作停止期間に第1ノード(NA)に電荷を供給する第1の電荷供給回路(410)とが設けられる。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)