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1. (WO2019017163) 半導体装置
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国際公開番号: WO/2019/017163 国際出願番号: PCT/JP2018/024214
国際公開日: 24.01.2019 国際出願日: 26.06.2018
IPC:
H01L 23/36 (2006.01) ,H01L 23/24 (2006.01) ,H01L 23/29 (2006.01) ,H01L 23/12 (2006.01) ,H01L 23/31 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
34
冷却,加熱,換気または温度補償用装置
36
冷却または加熱を容易にするための材料の選択または成形,例.ヒート・シンク
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
16
容器の充填または補助部材,例.センタリング部材
18
材料,その物理的または化学的特性,または完全装置内での配列に特徴のある充填
24
装置の正常な動作温度で固体またはゲル状のもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
28
封緘,例.封緘層,被覆
29
材料に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
12
マウント,例.分離できない絶縁基板
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
28
封緘,例.封緘層,被覆
31
配列に特徴のあるもの
出願人:
株式会社村田製作所 MURATA MANUFACTURING CO., LTD. [JP/JP]; 京都府長岡京市東神足1丁目10番1号 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP
発明者:
佐野 雄一 SANO, Yuichi; JP
多田 敏博 TADA, Toshihiro; JP
代理人:
来山 幹雄 KITAYAMA, Mikio; JP
川本 学 KAWAMOTO, Manabu; JP
優先権情報:
2017-14213521.07.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
要約:
(EN) In the present invention, a semiconductor element including a pn junction is formed on an element forming surface of a semiconductor substrate. First recessed sections are formed in the back surface of the semiconductor substrate. A metal film is disposed inside the first recessed sections and on the back surface of the semiconductor substrate, and a relief pattern is formed on the front surface of the metal film. The first recessed sections are disposed at positions at least partially overlapping a region surrounded by a line of intersection at which a virtual slope and the back surface intersect, the virtual slope having an inclination angle of 45 degrees and being extended so as to widen toward the back surface of the semiconductor substrate from the edge of a pn junction region of the semiconductor element.
(FR) La présente invention concerne un élément semi-conducteur comprenant une jonction pn formée sur une surface de formation d'élément d'un substrat semi-conducteur. Des premières sections évidées sont formées au niveau de la surface arrière du substrat semi-conducteur. Un film métallique est disposé à l'intérieur des premières sections évidées et sur la surface arrière du substrat semi-conducteur, et un motif en relief est formé sur la surface avant du film métallique. Les premières sections évidées sont disposées à des positions chevauchant au moins partiellement une région entourée par une ligne d'intersection au niveau de laquelle une pente virtuelle et la surface arrière se croisent, la pente virtuelle ayant un angle d'inclinaison de 45 degrés et étant étendue de façon à s'élargir vers la surface arrière du substrat semi-conducteur à partir du bord d'une région de jonction pn de l'élément semi-conducteur.
(JA) 半導体基板の素子形成面に、pn接合を含む半導体素子が形成されている。半導体基板の裏面に第1の凹部が形成されている。第1の凹部の内部、及び半導体基板の裏面の上に金属膜が配置され、金属膜の表面に凹凸が付されている。第1の凹部は、半導体素子のpn接合領域の縁から半導体基板の裏面に向かって広がるように延ばした傾斜角45度の仮想的な斜面と、裏面とが交わる交線で囲まれた領域と少なくとも部分的に重なる位置に配置されている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)