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1. (WO2019017104) 半導体装置
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国際公開番号: WO/2019/017104 国際出願番号: PCT/JP2018/021772
国際公開日: 24.01.2019 国際出願日: 06.06.2018
IPC:
H01L 29/739 (2006.01) ,H01L 21/8234 (2006.01) ,H01L 27/06 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/78 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
739
電界効果により制御されるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
06
複数の個々の構成部品を反復しない形で含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
06
半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
出願人:
富士電機株式会社 FUJI ELECTRIC CO., LTD. [JP/JP]; 神奈川県川崎市川崎区田辺新田1番1号 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530, JP
発明者:
白川 徹 SHIRAKAWA, Tohru; JP
代理人:
酒井 昭徳 SAKAI, Akinori; JP
優先権情報:
2017-13949418.07.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
要約:
(EN) According to the present invention, an active region (11) of a semiconductor chip (10) is provided with: an IGBT region (1) in which an IGBT is disposed; and an FWD region (2) in which an FWD connected in antiparallel to the IGBT is disposed. A plurality of FWD regions (2) are disposed so as to be apart from each other in the active region (11). The IGBT region (1) is a continuous region sandwiched between the plurality of FWD regions (2). In the IGBT region (1) and the FWD region (2), first and second gate trenches (31, 32) are respectively disposed in stripe-like layouts that are parallel to the outer surface of the semiconductor chip (10) and extend in a first direction (X). The second gate trench (32) of the FWD in the FWD region (2) is disposed apart from the first gate trench (31) of the IGBT in the IGBT region (1). Since the present invention has such a structure, deterioration of element characteristics can be prevented, heat dissipation properties of the semiconductor chip (10) can be improved, and the degree of design freedom can be improved.
(FR) Selon la présente invention, une région active (11) d'une puce en semiconducteur (10) est pourvue : d'une région IGBT (1) dans laquelle est disposé un IGBT; et d'une région FWD (2) dans laquelle est disposé un FWD branché en tête-bêche à l'IGBT. Une pluralité de régions FWD (2) sont disposées de manière à être espacées les unes des autre dans la région active (11). La région IGBT (1) est une région continue prise en sandwich entre la pluralité de régions FWD (2). Dans la région IGBT (1) et la région FWD (2), des première et deuxième tranchées de gâchette (31, 32) sont disposées respectivement dans des agencements de type bande qui sont parallèles à la surface externe de la puce en semiconducteur (10) et s'étendent dans une première direction (X). La deuxième tranchée de gâchette (32) du FWD dans la région FWD (2) est espacée de la première tranchée de gâchette (31) de l'IGBT dans la région IGBT (1). Du fait que la présente invention présente une telle structure, la détérioration de caractéristiques d'élément peut être empêchée, les propriétés de dissipation de chaleur de la puce en semiconducteur (10) peuvent être améliorées et le degré de liberté de conception peut être amélioré.
(JA) 半導体チップ(10)の活性領域(11)に、IGBTを配置したIGBT領域(1)と、当該IGBTに逆並列に接続されたFWDを配置したFWD領域(2)と、が設けられる。FWD領域(2)は、活性領域(11)に互いに離して複数配置される。IGBT領域(1)は、複数のFWD領域(2)の間に挟まれた連続した領域である。IGBT領域(1)およびFWD領域(2)には、それぞれ半導体チップ(10)のおもて面に平行で、かつ同一の第1方向(X)に延びるストライプ状のレイアウトに第1,2ゲートトレンチ(31,32)が配置される。FWD領域(2)のFWDの第2ゲートトレンチ(32)は、IGBT領域(1)のIGBTの第1ゲートトレンチ(31)と離して配置される。この構造を備えることによって、素子特性の悪化を防止することができ、半導体チップ(10)の放熱性を向上させることができ、かつ設計自由度を向上させることができる。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)