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1. (WO2019012875) 半導体装置の製造方法
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国際公開番号: WO/2019/012875 国際出願番号: PCT/JP2018/021925
国際公開日: 17.01.2019 国際出願日: 07.06.2018
IPC:
H01L 21/336 (2006.01) ,H01L 21/265 (2006.01) ,H01L 21/329 (2006.01) ,H01L 29/739 (2006.01) ,H01L 29/78 (2006.01) ,H01L 29/861 (2006.01) ,H01L 29/868 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
26
波または粒子の輻射線の照射
263
高エネルギーの輻射線を有するもの
265
イオン注入法
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
328
バイポーラ型の装置,例.ダイオード,トランジスタ,サイリスタ,の製造のための多段階工程
329
装置が1つまたは2つの電極からなるもの,例.ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
739
電界効果により制御されるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
868
PINダイオード
出願人:
富士電機株式会社 FUJI ELECTRIC CO., LTD. [JP/JP]; 神奈川県川崎市川崎区田辺新田1番1号 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530, JP
発明者:
吉村 尚 YOSHIMURA, Takashi; JP
瀧下 博 TAKISHITA, Hiroshi; JP
宮原 清一 MIYAHARA, Seiichi; JP
代理人:
酒井 昭徳 SAKAI, Akinori; JP
優先権情報:
2017-13640212.07.2017JP
発明の名称: (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMICONDUCTEURS
(JA) 半導体装置の製造方法
要約:
(EN) In the present invention, the surface of a surface electrode (7) and that of a polyimide protective film (8) are protected by a resist protective film (22). Next, with a BG tape (23) attached to the resist protective film (22), a semiconductor substrate (10) is thinned to a product thickness (t) by grinding the rear surface thereof. Next, the BG tape (23) is peeled off, and thereafter a prescribed diffusion region is formed in the surface layer of the ground rear surface of the semiconductor substrate (10). Next, the resist protective film (22) is heated at a temperature of at least 100°C to evaporate water inside the resist protective film (22). Next, irradiation with a laser (25) is performed from the rear surface of the semiconductor substrate (10) to activate impurities in the diffusion region on the rear surface side of the semiconductor substrate (10). Next, a resist protective film (22') on the front surface of the semiconductor substrate (10) is removed. The foregoing makes it possible to inhibit deterioration, peeling, and shape loss of the resist protective film (22') protecting one main surface of a semiconductor wafer during the heat treatment for activating the impurities on another main surface of the semiconductor wafer.
(FR) Dans la présente invention, la surface d'une électrode de surface (7) et celle d'un film protecteur de polyimide (8) sont protégées par un film protecteur de réserve (22). Ensuite, au moyen d'une bande BG (23) fixée au film protecteur de réserve (22), un substrat semi-conducteur (10) est aminci jusqu'à une épaisseur de produit (t) par meulage de sa surface arrière. Ensuite, la bande BG (23) est décollée, puis une région de diffusion prescrite est formée dans la couche de surface de la surface arrière de masse du substrat semi-conducteur (10). Ensuite, le film protecteur de réserve (22) est chauffé à une température d'au moins 100 °C pour que l'eau à l'intérieur du film protecteur de réserve (22) s'évapore. Ensuite, une exposition au rayonnement laser (25) est effectuée à partir de la surface arrière du substrat semi-conducteur (10) pour activer des impuretés dans la région de diffusion sur le côté de surface arrière du substrat semi-conducteur (10). Ensuite, un film protecteur de réserve (22') sur la surface avant du substrat semi-conducteur (10) est retiré. Ce qui précède permet d'empêcher la détérioration, le décollement et la perte de forme du film protecteur de réserve (22') protégeant une surface principale d'une tranche semi-conductrice pendant le traitement thermique destiné à activer les impuretés sur une autre surface principale de la tranche semi-conductrice.
(JA) 表面電極(7)およびポリイミド保護膜(8)の表面をレジスト保護膜(22)で保護する。次に、レジスト保護膜(22)にBGテープ(23)を貼り付けた状態で、半導体基板(10)を裏面研削して製品厚さ(t)まで薄くする。次に、BGテープ(23)を剥離した後、半導体基板(10)の研削後の裏面の表面層に所定の拡散領域を形成する。次に、レジスト保護膜(22)を100℃以上の温度で加熱して、レジスト保護膜(22)中の水を蒸発させる。次に、半導体基板(10)の裏面からレーザー(25)を照射して、半導体基板(10)を裏面側の拡散領域の不純物活性化を行う。次に、半導体基板(10)のおもて面のレジスト保護膜(22')を除去する。これによって、半導体ウエハの一方の主面への不純物活性化のための熱処理時に、半導体ウエハの他方の主面を保護するレジスト保護膜(22')の変質や剥がれ、形状くずれを抑制することができる。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)