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1. (WO2019012630) 半導体装置およびその製造方法
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国際公開番号: WO/2019/012630 国際出願番号: PCT/JP2017/025434
国際公開日: 17.01.2019 国際出願日: 12.07.2017
IPC:
H01L 29/786 (2006.01) ,G02F 1/1368 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
G 物理学
02
光学
F
光の強度,色,位相,偏光または方向の制御,例.スイッチング,ゲーテイング,変調または復調のための装置または配置の媒体の光学的性質の変化により,光学的作用が変化する装置または配置;そのための技法または手順;周波数変換;非線形光学;光学的論理素子;光学的アナログ/デジタル変換器
1
独立の光源から到達する光の強度,色,位相,偏光または方向の制御のための装置または配置,例.スィッチング,ゲーテイングまたは変調;非線形光学
01
強度,位相,偏光または色の制御のためのもの
13
液晶に基づいたもの,例.単一の液晶表示セル
133
構造配置;液晶セルの作動;回路配置
136
半導体の層または基板と構造上組み合された液晶セル,例.集積回路の一部を構成するセル
1362
アクティブマトリックスセル
1368
スイッチング素子が三端子の素子であるもの
出願人:
堺ディスプレイプロダクト株式会社 SAKAI DISPLAY PRODUCTS CORPORATION [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumicho, Sakai-ku, Sakai-shi, Osaka 5908522, JP
発明者:
石田 茂 ISHIDA, Shigeru; --
井上 智博 INOUE, Tomohiro; --
高倉 良平 TAKAKURA, Ryohei; --
代理人:
奥田 誠司 OKUDA Seiji; JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS, ET PROCÉDÉ DE FABRICATION ASSOCIÉ
(JA) 半導体装置およびその製造方法
要約:
(EN) This semiconductor device is provided with a thin-film transistor 101 having: a semiconductor layer 4 which is provided on a gate electrode 2 with a gate insulation layer 3 interposed therebetween, and has a first region Rs, a second region Rd, and a region RG between a source and drain, positioned between the first region and the second region, and overlapping the gate electrode when viewed from the normal direction of a substrate; a protective layer 5 disposed on the semiconductor layer 4; a first contact layer Cs contacting the first region and a second contact layer Cd contacting the second region; a source electrode 8s; and a drain electrode 8d. The semiconductor layer 4 contains a crystalline silicon region 4p, and at least a portion of the crystalline silicon region 4p is positioned at the region RG between the source and drain. At least one opening 10 that penetrates the protective layer 5 and the semiconductor layer 4 and reaches the gate insulation layer 3 is provided, and when viewed from the normal direction of the substrate, at least one opening 10 is positioned in the region RG between the source and drain.
(FR) Le dispositif à semi-conducteurs de l'invention est équipé d'un transistor à couche mince qui possède : une couche semi-conductrice (4) qui est agencée sur une électrode de grille (2) avec une couche d'isolation de grille (3) pour intermédiaire, et qui possède une première région (Rs), une seconde région (Rd) et une région entre source et drain (RG) positionnée entre la première et la seconde région et se superposant à l'électrode de grille dans une vue dans la direction normale d'un substrat ; une couche protectrice (5) qui est disposée sur la couche semi-conductrice (4) ; une première ainsi qu'une seconde couche de contact (Cs, Cd) respectivement en contact avec la première et la seconde région ; une électrode source (8s) ; et une électrode drain (8d). La couche semi-conductrice (4) contient une région de silicium cristallin (4p). Au moins une partie de la région de silicium cristallin (4p) est positionnée dans la région entre source et drain (RG). Au moins une partie ouverture (10) traversant la couche protectrice (5) et la couche semi-conductrice (4) et atteignant la couche d'isolation de grille (3), est agencée, et au moins une partie ouverture (10) est positionnée à l'intérieur de la région entre source et drain (RG) dans une vue dans la direction normale du substrat.
(JA) 半導体装置は、ゲート電極2上にゲート絶縁層3を介して設けられ、第1領域Rs、第2領域Rd、および、第1領域および第2領域の間に位置し、かつ、基板の法線方向から見たときゲート電極と重なるソースドレイン間領域RGを有する半導体層4と、半導体層4上に配置された保護層5と、第1領域に接する第1コンタクト層Csおよび第2領域に接する第2コンタクト層Cdと、ソース電極8sと、ドレイン電極8dとを有する薄膜トランジスタ101を備え、半導体層4は結晶質シリコン領域4pを含み、結晶質シリコン領域4pの少なくとも一部はソースドレイン間領域RGに位置しており、保護層5および半導体層4を貫通し、かつ、ゲート絶縁層3に達する少なくとも1つの開口部10が設けられており、基板の法線方向から見たとき、少なくとも1つの開口部10はソースドレイン間領域RG内に位置している。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)