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1. (WO2019009167) 薄膜トランジスタアレイ基板及び表示装置
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国際公開番号: WO/2019/009167 国際出願番号: PCT/JP2018/024480
国際公開日: 10.01.2019 国際出願日: 28.06.2018
IPC:
H01L 29/786 (2006.01) ,G02F 1/1345 (2006.01) ,G02F 1/1368 (2006.01) ,G09F 9/30 (2006.01) ,H01L 21/336 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
G 物理学
02
光学
F
光の強度,色,位相,偏光または方向の制御,例.スイッチング,ゲーテイング,変調または復調のための装置または配置の媒体の光学的性質の変化により,光学的作用が変化する装置または配置;そのための技法または手順;周波数変換;非線形光学;光学的論理素子;光学的アナログ/デジタル変換器
1
独立の光源から到達する光の強度,色,位相,偏光または方向の制御のための装置または配置,例.スィッチング,ゲーテイングまたは変調;非線形光学
01
強度,位相,偏光または色の制御のためのもの
13
液晶に基づいたもの,例.単一の液晶表示セル
133
構造配置;液晶セルの作動;回路配置
1333
構造配置
1345
電極をセル端子に接続する導体
G 物理学
02
光学
F
光の強度,色,位相,偏光または方向の制御,例.スイッチング,ゲーテイング,変調または復調のための装置または配置の媒体の光学的性質の変化により,光学的作用が変化する装置または配置;そのための技法または手順;周波数変換;非線形光学;光学的論理素子;光学的アナログ/デジタル変換器
1
独立の光源から到達する光の強度,色,位相,偏光または方向の制御のための装置または配置,例.スィッチング,ゲーテイングまたは変調;非線形光学
01
強度,位相,偏光または色の制御のためのもの
13
液晶に基づいたもの,例.単一の液晶表示セル
133
構造配置;液晶セルの作動;回路配置
136
半導体の層または基板と構造上組み合された液晶セル,例.集積回路の一部を構成するセル
1362
アクティブマトリックスセル
1368
スイッチング素子が三端子の素子であるもの
G 物理学
09
教育;暗号方法;表示;広告;シール
F
表示;広告;サイン;ラベルまたはネームプレート;シール
9
情報が個別素子の選択または組合わせによって支持体上に形成される可変情報用の指示装置
30
必要な文字が個々の要素を組み合わせることによって形成されるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
出願人:
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
発明者:
川崎 達也 KAWASAKI, Tatsuya; --
北川 英樹 KITAGAWA, Hideki; --
原 義仁 HARA, Yoshihito; --
前田 昌紀 MAEDA, Masaki; --
伊藤 俊克 ITOH, Toshikatsu; --
今井 元 IMAI, Hajime; --
大東 徹 DAITOH, Tohru; --
代理人:
特許業務法人 安富国際特許事務所 YASUTOMI & ASSOCIATES; 大阪府大阪市淀川区宮原3丁目5番36号 5-36, Miyahara 3-chome, Yodogawa-ku, Osaka-shi, Osaka 5320003, JP
優先権情報:
2017-13193805.07.2017JP
発明の名称: (EN) THIN-FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE
(FR) SUBSTRAT DE MATRICE À TRANSISTORS À COUCHE MINCE ET DISPOSITIF D’AFFICHAGE
(JA) 薄膜トランジスタアレイ基板及び表示装置
要約:
(EN) The present invention provides a thin-film transistor array substrate with which, even when frame size is reduced, step disconnection of a semiconductor layer of a thin-film transistor element can be prevented. The thin-film transistor array substrate of the present invention is a thin-film transistor array substrate in which a pixel region is provided with a thin-film transistor element, and a terminal region is provided with a terminal. In a cross sectional view of the pixel region, a support base material, an insulating layer, a gate electrode, a gate insulating layer, and a semiconductor layer are arranged in order. In a plan view of the pixel region, a region in which the insulating layer is arranged includes a region in which the semiconductor layer is arranged. In a cross sectional view of the terminal region, the support base material, a lead-out wire led out from the terminal, and the insulating layer are arranged in order.
(FR) La présente invention concerne un substrat de matrice à transistors à couche mince grâce auquel, même lorsque la taille d’armature est réduite, la déconnexion pas-à-pas d’une couche semi-conductrice d’un élément de transistor à couche mince peut être évitée. Le substrat de matrice à transistors à couche mince selon la présente invention est un substrat de matrice à transistors à couche mince dans lequel une zone de pixels comporte un élément de transistor à couche mince, et une zone de borne comporte une borne. Dans une vue en section transversale de la zone de pixels, un matériau de base de support, une couche isolante, une électrode de grille, une couche isolante de grille, et une couche semi-conductrice sont agencés dans cet ordre. Dans une vue planaire de la zone de pixels, une zone dans laquelle est agencée la couche isolante inclut une zone dans laquelle est agencée la couche semi-conductrice. Dans une vue en section transversale de la zone de borne, le matériau de base de support, un câble de sortie sortant de la borne, et la couche isolante sont agencés dans cet ordre.
(JA) 本発明は、狭額縁化を図る場合であっても薄膜トランジスタ素子の半導体層の段切れが防止される薄膜トランジスタアレイ基板を提供する。本発明の薄膜トランジスタアレイ基板は、画素領域に薄膜トランジスタ素子を備え、かつ、端子領域に端子を備える薄膜トランジスタアレイ基板であって、上記画素領域の断面視において、支持基材と、絶縁層と、ゲート電極と、ゲート絶縁層と、半導体層とが順に配置され、上記画素領域の平面視において、上記絶縁層の配置領域は、上記半導体層の配置領域を包含し、上記端子領域の断面視において、上記支持基材と、上記端子から導出される引き出し配線と、上記絶縁層とが順に配置されているものである。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)