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1. (WO2019005087) SUPPRESSION OF CURRENT LEAKAGE IN N-TYPE FINFET DEVICES
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国際公開番号: WO/2019/005087 国際出願番号: PCT/US2017/040156
国際公開日: 03.01.2019 国際出願日: 30.06.2017
IPC:
H01L 27/092 (2006.01) ,H01L 29/78 (2006.01) ,H01L 29/66 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
08
1種類の半導体構成部品だけを含むもの
085
電界効果構成部品のみを含むもの
088
構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
092
相補型MIS電界効果トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
出願人:
INTEL IP CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
発明者:
GILES, Luis Felipe; DE
RIESS, Philipp; DE
HODEL, Uwe; DE
MOLZER, Wolfgang; DE
BAUMGARTNER, Peter; DE
代理人:
HARTMANN, Natalya; US
優先権情報:
発明の名称: (EN) SUPPRESSION OF CURRENT LEAKAGE IN N-TYPE FINFET DEVICES
(FR) SUPPRESSION DE FUITE DE COURANT DANS DES DISPOSITIFS FINFET DE TYPE N
要約:
(EN) Disclosed herein are semiconductor layers with modified doping profiles for forming N-type (NMOS) FinFET structures, and related methods and devices. One exemplary semiconductor layer with a modified doping profile includes a plurality of regions with different dopant concentrations, the plurality of regions including an N-well region, a P-well region, a low-doped buffer region, and a connection region. The low-doped buffer region separates the P-well region and the N-well region and has P-type dopants with a dopant concentration less than that of the P-well region. The connection region has N-type dopants and is provided over the low-doped buffer region, between the P-type region and the N-well region, connecting the P-well region and the N-well region. Providing the low-doped buffer region together with the connection region may significantly reduce leakage current in NMOS FinFETs.
(FR) L'invention concerne des couches semi-conductrices avec des profils de dopage modifiés pour former des structures FinFET de type N (NMOS), et des procédés et des dispositifs associés. Une couche semi-conductrice à titre d'exemple ayant un profil de dopage modifié comprend une pluralité de régions ayant différentes concentrations de dopant, la pluralité de régions comprenant une région de puits N, une région de puits P, une région tampon faiblement dopée et une région de connexion. La région tampon faiblement dopée sépare la région de puits P et la région de puits N et présente des dopants de type P ayant une concentration de dopant inférieure à celle de la région de puits P. La région de connexion comprend des dopants de type N et est disposée sur la région tampon faiblement dopée, entre la région de type P et la région de puits N, reliant la région de puits P et la région de puits N. La fourniture de la région tampon faiblement dopée conjointement avec la région de connexion peut réduire significativement le courant de fuite dans les finfet NMOS.
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アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 英語 (EN)
国際出願言語: 英語 (EN)