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1. (WO2019003840) 半導体集積回路装置
Document

明 細 書

発明の名称 半導体集積回路装置

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

非特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007  

課題を解決するための手段

0008   0009   0010   0011  

発明の効果

0012  

図面の簡単な説明

0013  

発明を実施するための形態

0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034  

産業上の利用可能性

0035  

符号の説明

0036  

請求の範囲

1   2   3  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : 半導体集積回路装置

技術分野

[0001]
 本開示は、ナノワイヤFET(Field Effect Transistor)を用いたスタンダードセルを備えた半導体集積回路装置に関する。

背景技術

[0002]
 半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位(例えば、インバータ,ラッチ,フリップフロップ,全加算器など)をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、LSIチップを設計する方式のことである。
[0003]
 また、LSIの基本構成要素であるトランジスタは、ゲート長の縮小(スケーリング)により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その1つとして、ナノワイヤFETが注目されている。
[0004]
 非特許文献1,2には、ナノワイヤFETの製造方法の例が開示されている。

先行技術文献

非特許文献

[0005]
非特許文献1 : S. Bangsaruntip, et al. “High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling”, Electron Devices Meeting (IEDM), 2009 IEEE International
非特許文献2 : Isaac Laucer, et al. “Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance”, 2015 Symposium on VLSI Technology Digest of Technical Papers

発明の概要

発明が解決しようとする課題

[0006]
 これまで、ナノワイヤFETを用いたスタンダードセルの構造や、ナノワイヤFETを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
[0007]
 本開示は、ナノワイヤFETを用いた半導体集積回路装置について、ナノワイヤやメタル配線の配置との整合性を損なうことなく、スタンダードセルのセル高さの自由度を高めることを目的とする。

課題を解決するための手段

[0008]
 本開示の第1態様では、半導体集積回路装置は、第1方向に並ぶ複数のスタンダードセルからなるセル列が、前記第1方向と垂直をなす第2方向において、複数、並べて配置された回路ブロックを備え、前記複数のスタンダードセルは、前記第1方向に延び、前記第2方向において第1ピッチで配置された複数のナノワイヤを備え、前記複数のスタンダードセルは、前記第2方向におけるサイズであるセル高さが、前記第1ピッチの半分のM倍(Mは奇数)である。
[0009]
 この態様によると、複数のスタンダードセルは、セル高さが、ナノワイヤの配置ピッチの半分のM倍(Mは奇数)である。これにより、第2方向に並び、一方が反転して配置された2個のスタンダードセルにおいて、ナノワイヤの配置ピッチの均一性が全体として保たれる。したがって、ナノワイヤの配置ピッチの均一性を保ちつつ、セル高さの自由度を高めることができる。
[0010]
 本開示の第2態様では、半導体集積回路装置は、第1方向に並ぶ複数のスタンダードセルからなるセル列が、前記第1方向と垂直をなす第2方向において、複数、並べて配置された回路ブロックと、マクロブロックとを備え、前記複数のスタンダードセルは、前記第1方向に延び、前記第2方向において第1ピッチで配置された複数のナノワイヤを備え、前記複数のスタンダードセルは、前記第2方向におけるサイズであるセル高さが、前記第1ピッチの半分のN倍(Nは整数)であり、前記回路ブロックは、前記複数のナノワイヤの上層にある第1配線層に形成されており、前記第1方向に延び、前記第2方向において第2ピッチで配置された複数のメタル配線を備え、前記マクロブロックは、前記第1配線層に形成されており、前記第1方向に延び、前記第2方向において第3ピッチで配置された複数のメタル配線を備え、前記第2ピッチは、前記第3ピッチより大きい。
[0011]
 この態様によると、複数のスタンダードセルは、セル高さが、ナノワイヤの配置ピッチの半分のN倍(Nは整数である)である。また、ナノワイヤの上層にある第1配線層に形成されたメタル配線は、回路ブロックにおける配置ピッチは、マクロブロックにおける配置ピッチよりも大きい。これにより、セル高さを、ナノワイヤの配置ピッチの半分を単位として、メタル配線の配置ピッチの整数倍になるように、設定することができる。したがって、セル高さの選択の自由度を高めることができる。

発明の効果

[0012]
 本開示によると、ナノワイヤFETを用いた半導体集積回路装置について、ナノワイヤやメタル配線の配置との整合性を損なうことなく、スタンダードセルのセル高さの自由度を高めることができる。

図面の簡単な説明

[0013]
[図1] 実施形態に係る半導体集積回路装置の全体構成図
[図2] 回路ブロックの一部の拡大図
[図3] 特徴その1を示すスタンダードセルの構成例
[図4] 特徴その2を示すスタンダードセルの構成例
[図5] 特徴その2におけるセル高さの例
[図6] 比較例におけるスタンダードセルの構成例
[図7] 比較例におけるセル高さの例
[図8] ナノワイヤFETの基本構造を示す模式図
[図9] ナノワイヤFETの基本構造を示す模式図

発明を実施するための形態

[0014]
 以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤFET(Field Effect Transistor)を備えるものとする。
[0015]
 図8はナノワイヤFETの基本構造例を示す模式図である(全周ゲート(GAA:Gate All Around)構造ともいう)。ナノワイヤFETとは、電流が流れる細いワイヤ(ナノワイヤ)を用いたFETである。ナノワイヤは例えばシリコンによって形成される。図8に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤFETのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤFETにおいて、ナノワイヤの両端に接続されており、ナノワイヤFETのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図8では、シリコン基板の上にSTI(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方(ハッチを付した部分)では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図8では簡略化のため、図示を省略している。
[0016]
 ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、FETのスイッチング特性が良好になる。
[0017]
 なお、パッドは、少なくともナノワイヤが接続されている部分はソース/ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース/ドレイン領域とはならない場合もある。また、ナノワイヤの一部(ゲート電極に囲まれていない部分)が、ソース/ドレイン領域となる場合もある。
[0018]
 また、図8では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、2本配置されている。ただし、縦方向に配置するナノワイヤの本数は、2本に限られるものではなく、1本でもよいし、3本以上を縦方向に並べて配置してもよい。また、図8では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
[0019]
 また、図9に示すように、基板の上面にBOX(Buried Oxide)が形成されており、このBOXの上にナノワイヤFETが形成される場合もある。
[0020]
 (実施形態)
 図1は実施形態に係る半導体集積回路装置(半導体チップ)の全体構成を模式的に示す平面図である。図1に示す半導体集積回路装置1は、半導体基板2上に、コアロジック領域10が設けられている。本開示では、コアロジック部10は、上述したナノワイヤFETを含むスタンダードセル(以下、適宜、単に「セル」という)によって構成されている。また半導体基板2上には、コアロジック領域10以外に、SRAM(Static Random Access Memory)ブロック21,22、例えばA/DコンバータやPLL等のアナログ回路を含むマクロブロック23、半導体集積回路装置1の外部と信号等のやりとりを行うためのI/O部31,32,33,34等が設けられている。
[0021]
 図2はコアロジック領域10における回路ブロックの一部を拡大した図である。図2において、NWはナノワイヤ、PDはパッド、GTはゲート、DGはダミーゲートである。その他の配線等の構成物については、図示を省略している。ナノワイヤNWは、X方向(図面横方向、第1方向に相当する)に延びるように形成されており、ゲートGTおよびダミーゲートDGはY方向(図面縦方向、第2方向に相当する)に延びるように形成されている。ナノワイヤFETは、ナノワイヤNWと、ナノワイヤNWの周囲に形成されたゲートGTとを備える。図2に示すように、コアロジック領域10は、ナノワイヤFETを含むスタンダードセルCを備えている。各セル列CR1,CR2,CR3は、X方向に並ぶ複数のスタンダードセルCを備え、Y方向に並べて配置されている。スタンダードセルCの高さ(Y方向におけるサイズ)はHcである。また、各セル列CR1,CR2,CR3は、一列におきにY方向においてフリップして配置されている。各セル列間に、電源配線VDD,VSSが配置されている。電源配線VDD,VSSは、そのY方向両側にあるセル列によって共有されている。
[0022]
 本開示では、ナノワイヤNWは、回路ブロックの全体にわたって、Y方向においてピッチPn(第1ピッチに相当する)で配置されている。また、図2では示していないが、ナノワイヤNWの上層にあるメタル配線層のうちの1つであるM2配線層(第1配線層に相当する)では、回路ブロックの全体にわたって、メタル配線が、X方向に延びるように、かつ、Y方向においてピッチPm(第2ピッチに相当する)で配置されている。M2配線層に形成されるメタル配線は、セル内配線として、または、セル間配線として、用いられる。また、図1に示すように、SRAMブロック22におけるM2配線層では、メタル配線7はピッチPmSRAM(第3ピッチに相当する)で配置されているものとする。なおここでは、ピッチPmSRAMは、半導体集積回路装置1における最小配線ピッチPmminと等しいものとする。以下の説明では、Pn=48nm、Pmmin=64nmとする。ただし、Pn,Pmminの長さはこれに限られるものではない。
[0023]
 (特徴その1)
 図3は本開示における特徴その1を示すスタンダードセルの構成例である。図3では、スタンダードセルC11,C12がY方向に並べて配置されており、スタンダードセルC12はY方向において反転されている。図3において、X方向に延びる一点鎖線GR1は、ナノワイヤNWを配置可能な位置を表すグリッドである。グリッドGR1はピッチPnで配置されている。ナノワイヤNWはグリッドGR1上に配置されている。ただし、ナノワイヤNWが配置されていないグリッドGR1もある。
[0024]
 図3において、スタンダードセルC11,C12のセル高さHcは、ナノワイヤNWのピッチPnの11.5倍、言い換えると、ナノワイヤNWのピッチPnの半分の23倍になっている。そして、スタンダードセルC12がY方向において反転されているため、スタンダードセルC11,C12の全体において、グリッドGR1はY方向に均等に配置されている。すなわち、セル高さHcがナノワイヤNWの配置ピッチpnの半分のM倍(Mは奇数)であるとき、Y方向に並び、一方が反転して配置された2個のスタンダードセルにおいて、ナノワイヤNWの配置ピッチの均一性が全体として保たれる。
[0025]
 このように、セル高さHcを、
 Hc=(Pn×0.5)×M(M:奇数)
と設定できるようにする。これにより、ナノワイヤNWの配置ピッチの均一性を保ちつつ、セル高さHcの選択の自由度を高めることができる。
[0026]
 (特徴その2)
 図4は図3の構成例において、M2配線層に形成したメタル配線を図示した図である。図4において、X方向に延びる破線GR2は、M2配線層においてメタル配線を配置可能な位置を表すグリッドである。グリッドGR2はピッチPmで配置されている。ただし、図4の構成では、ピッチPmは、半導体集積回路装置1における最小配線ピッチPmminよりも大きい(Pm>Pmmin)。グリッドGR2上にメタル配線5a~5eが配置されている。ただし、メタル配線が配置されていないグリッドGR2もある。なお、メタル配線5a~5eは、セル内配線であってもよいし、セル間を接続する配線であってもよい。
[0027]
 すでに説明したとおり、スタンダードセルC11,C12のセル高さHcは、ナノワイヤNWのピッチPnの11.5倍、言い換えると、ピッチPnの半分の23倍になっている。いま、Pn=48nmなので、
 Hc=(Pm×0.5)×23
   =(48×0.5)×23=552nm
となる。この場合、
 552/64=8.625
なので、セル高さHc(=552nm)は、メタル配線の最小配線ピッチPmmin(=64nm)の整数倍にならない。このことは、複数のスタンダードセルからなる回路ブロックのレイアウトの均一性を損なうことになり、好ましくない。
[0028]
 そこで、図4の構成では、メタル配線のピッチPmを最小配線ピッチPmminよりも少し大きくして、セル高さHcがメタル配線のピッチPmの整数倍になるようにしている。具体的には、Pm=69nmとしている。これにより、
 552/69=8
すなわち、セル高さHc(=552nm)は、メタル配線のピッチPm(=69nm)の8倍、すなわち整数倍になっている。この結果、メタル配線のピッチPmは、SRAMブロック22におけるM2配線層での配線ピッチPmSRAMよりも大きくなっている。
[0029]
 本実施形態では、メタル配線のピッチPmは、次式によって設定している。ここでは、レイアウト設計上の条件から、ピッチPmは1nmを最小単位として設定されるものとする。
[0030]
 Pm=Hc/(Integer(Hc/(0.5×Pmmin))-k)×2
ここで、Integer()は括弧内の数値の整数部分を示す関数である。また、kは、ピッチPmの値が1nm単位になるように調整するための変数である。
[0031]
 図5はセル高さHcとメタル配線のピッチPmとの関係の例を示す図である。図5において、nは、Hc/(0.5×Pn)、すなわち、セル高さHcがナノワイヤNWのピッチPnの半分の何倍に当たるかを示す値である。図4の構成例は、n=23の場合に相当する。また、セル高さHcにおける「/64[track]」は、セル高さが最小配線ピッチPmmin=64nmの何トラック分に相当するかを示す値である。
[0032]
 図5に示すように、本実施形態では、セル高さHcは、ナノワイヤNWのピッチPnの半分(=24nm)に相当する長さを単位として、そのN倍(Nは整数)に設定することができる。そして、メタル配線のピッチPmは、それぞれのセル高さHcがピッチPmの整数倍になるように、調整されている。すなわち、本実施形態によると、複数のスタンダードセルからなる回路ブロックのレイアウトの均一性を損なうことになく、セル高さHcの選択の自由度を高めることができる。
[0033]
 図6は比較例に係る構成例であり、図7は比較例におけるセル高さの例を示す図である。図6の構成では、スタンダードセルC31において、メタル配線は最小配線ピッチPmmin(=64nm)で配置されている。ここで、セル高さHcを、ナノワイヤNWの配置ピッチPn(=48nm)の整数倍であり、かつ、メタル配線の最小配線ピッチPmminの半分(=32nm)の整数倍に設定するものとする。この場合、図7に示すように、セル高さHcは、ナノワイヤNWの配置ピッチPnとメタル配線の最小配線ピッチPmminの半分の最小公倍数に相当する、96nmを単位とした設定しかできない。すなわち、本実施形態と比べて、セル高さHcの選択の自由度が低い。
[0034]
 なお、SRAMブロック22のM2配線層における配線ピッチPmSRAMは、半導体集積回路装置1における最小配線ピッチPmminと同じであるとは限らない。また、SRAMブロック22のM2配線層において、すべての配線の配線ピッチがPmSRAMであるとは限られず、一部の配線の配線ピッチがPmSRAMである場合もある。またここでは、配線ピッチの比較対象となるマクロブロックとしてSRAMブロック22を用いたが、それ以外のマクロブロック、例えばマスクROM、DRAM等のメモリブロックや、PLL、A/Dコンバータ、D/Aコンバータ等のアナログブロックを、配線ピッチの比較対象としてもよい。

産業上の利用可能性

[0035]
 本開示では、ナノワイヤFETを用いた半導体集積回路装置について、ナノワイヤやメタル配線の配置との整合性を損なうことなく、スタンダードセルのセル高さの自由度を高めることができるので、例えば半導体チップの性能向上に有用である。

符号の説明

[0036]
1 半導体集積回路装置
10 コアロジック領域
22 SRAMブロック(マクロブロック)
C,C11,C12 スタンダードセル
CR1,CR2,CR3 セル列
Hc セル高さ
NW ナノワイヤ
Pn ナノワイヤのピッチ(第1ピッチ)
Pm メタル配線のピッチ(第2ピッチ)
PmSRAM SRAMブロックにおけるメタル配線のピッチ(第3ピッチ)

請求の範囲

[請求項1]
 第1方向に並ぶ複数のスタンダードセルからなるセル列が、前記第1方向と垂直をなす第2方向において、複数、並べて配置された回路ブロックを備え、
 前記複数のスタンダードセルは、前記第1方向に延び、前記第2方向において第1ピッチで配置された複数のナノワイヤを備え、
 前記複数のスタンダードセルは、前記第2方向におけるサイズであるセル高さが、前記第1ピッチの半分のM倍(Mは奇数)である
ことを特徴とする半導体集積回路装置。
[請求項2]
 第1方向に並ぶ複数のスタンダードセルからなるセル列が、前記第1方向と垂直をなす第2方向において、複数、並べて配置された回路ブロックと、
 マクロブロックとを備え、
 前記複数のスタンダードセルは、前記第1方向に延び、前記第2方向において第1ピッチで配置された複数のナノワイヤを備え、
 前記複数のスタンダードセルは、前記第2方向におけるサイズであるセル高さが、前記第1ピッチの半分のN倍(Nは整数)であり、
 前記回路ブロックは、前記複数のナノワイヤの上層にある第1配線層に形成されており、前記第1方向に延び、前記第2方向において第2ピッチで配置された複数のメタル配線を備え、
 前記マクロブロックは、前記第1配線層に形成されており、前記第1方向に延び、前記第2方向において第3ピッチで配置された複数のメタル配線を備え、
 前記第2ピッチは、前記第3ピッチより大きい
ことを特徴とする半導体集積回路装置。
[請求項3]
 請求項2記載の半導体集積回路装置において、
 前記マクロブロックは、SRAM (Static Random Access Memory) ブロックである
ことを特徴とする半導体集積回路装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]