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1. (WO2018235136) アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置の製造方法
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国際公開番号: WO/2018/235136 国際出願番号: PCT/JP2017/022565
国際公開日: 27.12.2018 国際出願日: 19.06.2017
IPC:
H01L 29/786 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
出願人:
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
発明者:
金子 誠二 KANEKO, Seiji; --
代理人:
特許業務法人HARAKENZO WORLD PATENT & TRADEMARK HARAKENZO WORLD PATENT & TRADEMARK; 大阪府大阪市北区天神橋2丁目北2番6号 大和南森町ビル Daiwa Minamimorimachi Building, 2-6, Tenjinbashi 2-chome Kita, Kita-ku, Osaka-shi, Osaka 5300041, JP
優先権情報:
発明の名称: (EN) ACTIVE MATRIX SUBSTRATE, ACTIVE MATRIX SUBSTRATE PRODUCTION METHOD AND DISPLAY DEVICE PRODUCTION METHOD
(FR) SUBSTRAT DE MATRICE ACTIVE, PROCÉDÉ DE PRODUCTION DE SUBSTRAT DE MATRICE ACTIVE, ET PROCÉDÉ DE PRODUCTION DE DISPOSITIF D'AFFICHAGE
(JA) アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置の製造方法
要約:
(EN) In this invention, a semiconductor layer (16) of a transistor (T4) for adjusting the amount of current supplied to a light-emitting element inside a pixel has raised and recessed shapes formed in a channel region 16C of the semiconductor layer (16). This allows the driving performance of the transistor (T4) to be lowered, without increasing the surface area of the pixel (PIX).
(FR) Dans la présente invention, une couche semi-conductrice (16) d'un transistor (T4) pour ajuster la quantité de courant fournie à un élément électroluminescent à l'intérieur d'un pixel présente des formes en relief et en creux formées dans une région de canal 16C de la couche semi-conductrice (16). Cela permet d'abaisser les performances de pilotage du transistor (T4), sans augmenter la surface du pixel (PIX).
(JA) 画素内に、発光素子に供給する電流量を調整するためのトランジスタ(T4)の半導体層(16)は、半導体層(16)のチャネル領域16Cに凹凸が形成されている。これにより、画素(PIX)の面積を増加させることなく、トランジスタ(T4)の駆動能力を下げることができる。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)