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1. (WO2018225114) 半導体装置、表示装置、及びスパッタリングターゲット
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国際公開番号: WO/2018/225114 国際出願番号: PCT/JP2017/020753
国際公開日: 13.12.2018 国際出願日: 05.06.2017
IPC:
H01L 29/786 (2006.01) ,C23C 14/08 (2006.01) ,C23C 14/34 (2006.01) ,H01L 21/363 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
C 化学;冶金
23
金属質材料への被覆;金属質材料による材料への被覆;化学的表面処理;金属質材料の拡散処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般;金属質材料の防食または鉱皮の抑制一般
C
金属質への被覆;金属材料による材料への被覆;表面への拡散,化学的変換または置換による,金属材料の表面処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般
14
被覆形成材料の真空蒸着,スパッタリングまたはイオン注入法による被覆
06
被覆材料に特徴のあるもの
08
酸化物
C 化学;冶金
23
金属質材料への被覆;金属質材料による材料への被覆;化学的表面処理;金属質材料の拡散処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般;金属質材料の防食または鉱皮の抑制一般
C
金属質への被覆;金属材料による材料への被覆;表面への拡散,化学的変換または置換による,金属材料の表面処理;真空蒸着,スパッタリング,イオン注入法,または化学蒸着による被覆一般
14
被覆形成材料の真空蒸着,スパッタリングまたはイオン注入法による被覆
22
被覆の方法に特徴のあるもの
34
スパッタリング
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
34
不純物,例.ドーピング材料,を含むまたは含まない21/06,21/16および21/18に分類されない半導体本体を有する装置
36
基板上への半導体材料の析出,例.エピタキシャル成長
363
物理的析出を用いるもの,例.真空蒸着,スパッタリング
出願人:
凸版印刷株式会社 TOPPAN PRINTING CO., LTD. [JP/JP]; 東京都台東区台東1丁目5番1号 5-1, Taito 1-chome, Taito-ku, Tokyo 1100016, JP
発明者:
川田 京慧 KAWADA Hiroaki; JP
福吉 健蔵 FUKUYOSHI Kenzo; JP
代理人:
鈴木 史朗 SUZUKI Shirou; JP
志賀 正武 SHIGA Masatake; JP
高橋 詔男 TAKAHASHI Norio; JP
伏見 俊介 FUSHIMI Shunsuke; JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE, DISPLAY DEVICE AND SPUTTERING TARGET
(FR) DISPOSITIF À SEMI-CONDUCTEUR, DISPOSITIF D'AFFICHAGE ET CIBLE DE PULVÉRISATION
(JA) 半導体装置、表示装置、及びスパッタリングターゲット
要約:
(EN) This semiconductor device is provided with: a substrate; a conductive wiring line which is provided on one surface of the substrate; and a thin film transistor which is electrically connected to the conductive wiring line. The conductive wiring line has a three-layer structure wherein a copper layer or a copper alloy layer is sandwiched between a first conductive metal oxide layer and a second conductive metal oxide layer. The first conductive metal oxide layer and the second conductive metal oxide layer contain indium oxide. The thin film transistor has a channel layer that is configured from an oxide semiconductor. The oxide semiconductor is a composite oxide which contains indium oxide, antimony oxide, and cerium oxide in an amount that is smaller than the respective amounts of the indium oxide and the antimony oxide. The respective amounts of indium and antimony in the oxide semiconductor are 40 at% or more if the total amount of the constituent elements excluding oxygen is taken as 100 at%.
(FR) L'invention concerne un dispositif à semi-conducteur comprenant : un substrat; une ligne de câblage conductrice qui est disposée sur une surface du substrat; et un transistor à couches minces qui est électroconnecté à la ligne de câblage conductrice. La ligne de câblage conductrice a une structure à trois couches dans laquelle une couche de cuivre ou une couche d'alliage de cuivre est prise en sandwich entre une première couche d'oxyde métallique conductrice et une seconde couche d'oxyde métallique conductrice. La première couche d'oxyde métallique conductrice et la seconde couche d'oxyde métallique conductrice contiennent de l'oxyde d'indium. Le transistor à couches minces a une couche de canal qui est configurée à partir d'un semi-conducteur à oxyde. Le semi-conducteur à oxyde est un oxyde composite qui contient de l'oxyde d'indium, de l'oxyde d'antimoine et de l'oxyde de cérium en une quantité qui est plus petite que les quantités respectives de l'oxyde d'indium et de l'oxyde d'antimoine. Les quantités respectives d'indium et d'antimoine dans le semi-conducteur à oxyde sont d'au minimum 40 %at si la quantité totale des éléments constitutifs à l'exclusion de l'oxygène est prise en tant que 100 % at.
(JA) 本発明の半導体装置は、基板と、前記基板の一の面に設けられた導電配線と、前記導電配線に電気的に接続された薄膜トランジスタと、を具備する。前記導電配線は、銅層あるいは銅合金層が第1導電性金属酸化物層と第2導電性金属酸化物層とによって挟持された3層構成を有する。前記第1導電性金属酸化物層及び前記第2導電性金属酸化物層は、酸化インジウムを含む。前記薄膜トランジスタは、酸化物半導体で構成されたチャネル層を有する。前記酸化物半導体は、酸化インジウムと、酸化アンチモンと、前記酸化インジウム及び前記酸化アンチモンの各々の量より少ない量を有する酸化セリウムとを含む複合酸化物である。前記酸化物半導体において、酸素をカウントしない元素の合計を100at%とすると、インジウム及びアンチモンの各々の量は40at%以上である。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)