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1. (WO2018221114) メモリ装置およびメモリ装置の製造方法
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国際公開番号: WO/2018/221114 国際出願番号: PCT/JP2018/017405
国際公開日: 06.12.2018 国際出願日: 01.05.2018
IPC:
H01L 21/8239 (2006.01) ,H01L 27/105 (2006.01) ,H01L 45/00 (2006.01) ,H01L 49/00 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
45
電位障壁または表面障壁をもたず,整流,増幅,発振またはスイッチングに特に適用される固体装置,例.誘電体三極素子;オブシンスキー効果装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
49
27/00~47/00および51/00に分類されず,他のサブクラスにも分類されない固体装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahicho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
角野 潤 SUMINO, Jun; JP
田崎 雅幸 TAZAKI, Masayuki; JP
深田 英幸 FUKATA, Hideyuki; JP
代理人:
特許業務法人つばさ国際特許事務所 TSUBASA PATENT PROFESSIONAL CORPORATION; 東京都新宿区新宿1丁目15番9号さわだビル3階 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022, JP
優先権情報:
2017-10784031.05.2017JP
発明の名称: (EN) MEMORY DEVICE, AND METHOD FOR MANUFACTURING MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF DE MÉMOIRE
(JA) メモリ装置およびメモリ装置の製造方法
要約:
(EN) A memory device according to an embodiment of the present disclosure comprises a logic circuit in which a plurality of wiring layers including layers that have different wiring pitches are laminated, and a memory element provided between the plurality of wiring layers.
(FR) Un dispositif de mémoire selon un mode de réalisation de la présente invention comprend un circuit logique dans lequel une pluralité de couches de câblage comprenant des couches qui ont des pas de câblage différents sont stratifiées, et un élément de mémoire disposé entre la pluralité de couches de câblage.
(JA) 本開示の一実施形態のメモリ装置は、配線ピッチの異なる層を含む複数の配線層が積層されたロジック回路と、複数の配線層の間に設けられたメモリ素子とを備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)