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1. (WO2018216677) 比較回路

Pub. No.:    WO/2018/216677    International Application No.:    PCT/JP2018/019598
Publication Date: Fri Nov 30 00:59:59 CET 2018 International Filing Date: Wed May 23 01:59:59 CEST 2018
IPC: H03K 5/24
Applicants: MURATA MANUFACTURING CO., LTD.
株式会社村田製作所
Inventors: TAKASE Yasuhide
高▲瀬▼ 恭英
Title: 比較回路
Abstract:
比較回路と同一のクロックで動作する後段の論理回路に、ハーフラッチ回路を設けることなく比較結果を出力することができると共に、低消費電力化を図ることができる比較回路を提供する。本発明の比較回路41Aは、第1入力電圧Vin1および第2入力電圧Vin2間の電圧差を増幅する前置増幅回路42Aと、増幅された電圧差に基づいて第1入力電圧Vin1と第2入力電圧Vin2の大きさを比較して、比較結果をラッチするラッチ回路43Aとを備える。前置増幅回路42Aは、クロック信号CLKの立ち下がりエッジタイミングに入力される第1入力電圧Vin1および第2入力電圧Vin2を、それらの各大きさに応じた速さで反転状態から復帰する第1制御信号Vxおよび第2制御信号Vyに変換する。ラッチ回路43Aは、第1制御信号Vxおよび第2制御信号Vyに基づいて、第1入力電圧Vin1と第2入力電圧Vin2の大きさを比較する。