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1. (WO2018216365) 半導体装置
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国際公開番号: WO/2018/216365 国際出願番号: PCT/JP2018/014585
国際公開日: 29.11.2018 国際出願日: 05.04.2018
IPC:
G11C 13/00 (2006.01) ,G11C 5/02 (2006.01) ,H01L 21/3205 (2006.01) ,H01L 21/768 (2006.01) ,H01L 21/8239 (2006.01) ,H01L 23/522 (2006.01) ,H01L 27/105 (2006.01)
G 物理学
11
情報記憶
C
静的記憶
13
11/00,23/00,または25/00に包含されない記憶素子の使用によって特徴づけられたデジタル記憶装置
G 物理学
11
情報記憶
C
静的記憶
5
11/00に分類される記憶装置の細部
02
記憶素子の配置,例.マトリックス配列におけるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
31
半導体本体上への絶縁層の形成,例.マスキング用またはフォトリソグラフィック技術の使用によるもの;これらの層の後処理;これらの層のための材料の選択
3205
絶縁層へ非絶縁層,例.導電層または抵抗層,の付着;これらの層の後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
71
グループ21/70で限定された装置の特定部品の製造
768
装置内の別個の構成部品間に電流を流すため使用する相互接続を適用するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
52
動作中の装置内の1つの構成部品から他の構成部品へ電流を導く装置
522
半導体本体上に分離できないように形成された導電層及び絶縁層の多層構造からなる外部の相互接続を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahicho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
寺田 晴彦 TERADA, Haruhiko; JP
代理人:
特許業務法人つばさ国際特許事務所 TSUBASA PATENT PROFESSIONAL CORPORATION; 東京都新宿区新宿1丁目15番9号さわだビル3階 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022, JP
優先権情報:
2017-10417626.05.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約:
(EN) A semiconductor device according to the present disclosure comprises: a plurality of first selection lines provided in a first region, and extending in a first direction and aligned in a second direction; a plurality of second selection lines provided in a second region that partially overlaps the first region, and extending in the second direction and aligned in the first direction; a plurality of third selection lines provided in a third region that partially overlaps the second region, and extending in the first direction and aligned in the second direction; a plurality of fourth selection lines provided in a fourth region that partially overlaps the first region with another part of the fourth region partially overlapping the third region, and extending in the second direction and aligned in the first direction; first, first, first, and first connectors connected respectively to the plurality of first selection lines, the plurality of second selection lines, the plurality of third selection lines, and the plurality of fourth selection lines; a driving unit; and a memory cell.
(FR) Un dispositif à semi-conducteur selon la présente invention comprend : une pluralité de premières lignes de sélection disposées dans une première région, et s'étendant dans une première direction et alignées dans une seconde direction ; une pluralité de secondes lignes de sélection disposées dans une seconde région qui chevauche partiellement la première région, et s'étendant dans la seconde direction et alignées dans la première direction ; une pluralité de troisièmes lignes de sélection disposées dans une troisième région qui chevauche partiellement la seconde région, et s'étendant dans la première direction et alignées dans la seconde direction ; une pluralité de quatrièmes lignes de sélection disposées dans une quatrième région qui chevauche partiellement la première région avec une autre partie de la quatrième région chevauchant partiellement la troisième région, et s'étendant dans la seconde direction et alignées dans la première direction ; des première, des premier et premier connecteurs reliés respectivement à la pluralité de premières lignes de sélection, à la pluralité de deuxièmes lignes de sélection, à la pluralité de troisièmes lignes de sélection, et à la pluralité de quatrièmes lignes de sélection ; une unité d'entraînement ; et une cellule de mémoire.
(JA) 本開示の半導体装置は、第1の領域に設けられ、第1の方向に延伸するとともに第2の方向に並ぶ複数の第1の選択線と、一部が第1の領域の一部と重なる第2の領域に設けられ、第2の方向に延伸するとともに第1の方向に並ぶ複数の第2の選択線と、一部が第2の領域の一部と重なる第3の領域に設けられ、第1の方向に延伸するとともに第2の方向に並ぶ複数の第3の選択線と、一部が第1の領域の一部と重なるとともに、他の一部が第3の領域の一部と重なる第4の領域に設けられ、第2の方向に延伸するとともに第1の方向に並ぶ複数の第4の選択線と、複数の第1の選択線、複数の第2の選択線、複数の第3の選択線、および複数の第4の選択線にそれぞれ接続された第1の接続部、第1の接続部、第1の接続部、および第1の接続部と、駆動部と、メモリセルとを備える。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)