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1. (WO2018212282) 半導体装置
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国際公開番号: WO/2018/212282 国際出願番号: PCT/JP2018/019137
国際公開日: 22.11.2018 国際出願日: 17.05.2018
IPC:
H01L 29/78 (2006.01) ,H01L 29/12 (2006.01) ,H01L 29/861 (2006.01) ,H01L 29/868 (2006.01) ,H01L 29/872 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
12
構成材料に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
868
PINダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
872
ショットキーダイオード
出願人:
ローム株式会社 ROHM CO., LTD. [JP/JP]; 京都府京都市右京区西院溝崎町21番地 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585, JP
発明者:
中川 穣 NAKAGAWA, Minoru; JP
中野 佑紀 NAKANO, Yuki; JP
明田 正俊 AKETA, Masatoshi; JP
上野 真弥 UENO, Masaya; JP
森 誠悟 MORI, Seigo; JP
山本 兼司 YAMAMOTO, Kenji; JP
代理人:
特許業務法人あい特許事務所 AI ASSOCIATION OF PATENT AND TRADEMARK ATTORNEYS; 大阪府大阪市中央区南本町二丁目6番12号 サンマリオンNBFタワー21階 Sun Mullion NBF Tower, 21st Floor, 6-12, Minamihommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410054, JP
優先権情報:
2017-09842317.05.2017JP
2018-04213308.03.2018JP
2018-09495616.05.2018JP
2018-09495716.05.2018JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
要約:
(EN) This semiconductor device comprises: a first conductive-type semiconductor layer having a first principal surface on one side and a second principal surface on the other side; a trench-gate structure including a gate trench formed on the first principal surface of the semiconductor layer and a gate electrode embedded in the gate trench via a gate insulating layer; a trench-source structure including a source trench formed spaced apart from and deeper than the gate trench on the first principal surface of the semiconductor layer, a source electrode embedded in the source trench, and a second conductive-type deep well region formed in a region along the source trench in the semiconductor layer, the ratio of the depth of the trench-source structure relative to the depth of the trench-gate structure being 1.5 to 4.0; a second conductive-type body region formed in a region between the gate trench and the source trench in a surface layer section of the first principal surface of the semiconductor layer; a first conductive-type source region formed in a surface layer section of the body region; and a drain electrode connected to the second principal surface of the semiconductor layer.
(FR) L’invention concerne un dispositif semi-conducteur comprenant : une première couche semi-conductrice de type conductrice ayant une première surface principale sur un côté et une seconde surface principale sur l'autre côté ; une structure de grille en tranchée comprenant une tranchée de grille formée sur la première surface principale de la couche semi-conductrice et une électrode grille incorporée dans la tranchée de grille par l'intermédiaire d'une couche d'isolation de grille ; une structure de source de tranchée comprenant une tranchée de source formée espacée de la tranchée de grille et plus profonde que celle de la tranchée de grille sur la première surface principale de la couche semi-conductrice, une électrode source incorporée dans la tranchée de source, et une seconde région de puits profond de type conducteur formée dans une région le long de la tranchée de source dans la couche semi-conductrice, le rapport de la profondeur de la structure de source de tranchée par rapport à la profondeur de la structure de grille en tranchée étant de 1,5 à 4,0 ; une seconde région de corps de type conducteur formée dans une région entre la tranchée de grille et la tranchée de source dans une section de couche de surface de la première surface principale de la couche semi-conductrice ; une première région de source de type conductrice formée dans une région de couche de surface de la région de corps ; et une électrode déversoir connectée à la seconde surface principale de la couche semi-conductrice.
(JA) 半導体装置は、一方側の第1主面および他方側の第2主面を有する第1導電型の半導体層と、前記半導体層の前記第1主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、前記半導体層の前記第1主面において前記ゲートトレンチから間隔を空けて前記ゲートトレンチよりも深く形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第2導電型のディープウェル領域を含むトレンチソース構造であって、前記トレンチゲート構造の深さに対する前記トレンチソース構造の深さの比が、1.5以上4.0以下であるトレンチソース構造と、前記半導体層の前記第1主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第2導電型のボディ領域と、前記ボディ領域の表層部に形成された第1導電型のソース領域と、前記半導体層の前記第2主面に接続されたドレイン電極と、を含む。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)