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1. (WO2018212100) アクティブマトリクス基板およびその製造方法
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国際公開番号: WO/2018/212100 国際出願番号: PCT/JP2018/018366
国際公開日: 22.11.2018 国際出願日: 11.05.2018
IPC:
H01L 29/786 (2006.01) ,G02F 1/1368 (2006.01) ,G09F 9/00 (2006.01) ,G09F 9/30 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
G 物理学
02
光学
F
光の強度,色,位相,偏光または方向の制御,例.スイッチング,ゲーテイング,変調または復調のための装置または配置の媒体の光学的性質の変化により,光学的作用が変化する装置または配置;そのための技法または手順;周波数変換;非線形光学;光学的論理素子;光学的アナログ/デジタル変換器
1
独立の光源から到達する光の強度,色,位相,偏光または方向の制御のための装置または配置,例.スィッチング,ゲーテイングまたは変調;非線形光学
01
強度,位相,偏光または色の制御のためのもの
13
液晶に基づいたもの,例.単一の液晶表示セル
133
構造配置;液晶セルの作動;回路配置
136
半導体の層または基板と構造上組み合された液晶セル,例.集積回路の一部を構成するセル
1362
アクティブマトリックスセル
1368
スイッチング素子が三端子の素子であるもの
G 物理学
09
教育;暗号方法;表示;広告;シール
F
表示;広告;サイン;ラベルまたはネームプレート;シール
9
情報が個別素子の選択または組合わせによって支持体上に形成される可変情報用の指示装置
G 物理学
09
教育;暗号方法;表示;広告;シール
F
表示;広告;サイン;ラベルまたはネームプレート;シール
9
情報が個別素子の選択または組合わせによって支持体上に形成される可変情報用の指示装置
30
必要な文字が個々の要素を組み合わせることによって形成されるもの
出願人:
シャープ株式会社 SHARP KABUSHIKI KAISHA [JP/JP]; 大阪府堺市堺区匠町1番地 1, Takumi-cho, Sakai-ku, Sakai City, Osaka 5908522, JP
発明者:
原 健吾 HARA Kengo; --
大東 徹 DAITOH Tohru; --
今井 元 IMAI Hajime; --
菊池 哲郎 KIKUCHI Tetsuo; --
北川 英樹 KITAGAWA Hideki; --
上田 輝幸 UEDA Teruyuki; --
鈴木 正彦 SUZUKI Masahiko; --
西宮 節治 NISHIMIYA Setsuji; --
伊藤 俊克 ITOH Toshikatsu; --
代理人:
奥田 誠司 OKUDA Seiji; JP
優先権情報:
2017-09895118.05.2017JP
発明の名称: (EN) ACTIVE MATRIX SUBSTRATE AND PRODUCTION METHOD THEREFOR
(FR) SUBSTRAT MATRICIEL ACTIF ET SON PROCÉDÉ DE PRODUCTION
(JA) アクティブマトリクス基板およびその製造方法
要約:
(EN) Each pixel region of an active matrix substrate (1002) has: a lower insulation layer (5); an oxide semiconductor layer (7) which is disposed atop the lower insulation layer and which includes an active region (7a) of an oxide semiconductor TFT; an upper insulation layer (9) which is disposed atop a part of the oxide semiconductor layer so as not to come into contact with the lower insulation layer; an upper gate layer (10) which is disposed atop the upper insulation layer and which includes one of a plurality of gate bus lines (GL) and an upper gate electrode (10a); and a source electrode and a drain electrode. The oxide semiconductor layer 7 further has an extension region (7e) that, when viewed from a normal direction of the substrate, extends from the active region (7a) toward a direction x different from the channel longitudinal direction y of the oxide semiconductor TFT; and the extension region (7e) comprises a part which is disposed on the substrate side of one of the plurality of gate bus lines (GL) via the upper insulation layer (9) and which is configured to extend so as to overlap one of the gate bus lines.
(FR) Chaque région de pixel d'un substrat matriciel actif (1002) de la présente invention comprend : une couche d'isolation inférieure (5); une couche semi-conductrice d'oxyde (7) qui est disposée au-dessus de la couche d'isolation inférieure et qui comprend une région active (7a) d'un TFT à semi-conducteur à oxyde; une couche d'isolation supérieure (9) qui est disposée au-dessus d'une partie de la couche semi-conductrice d'oxyde de façon à ne pas entrer en contact avec la couche d'isolation inférieure; une couche de grille supérieure (10) qui est disposée au-dessus de la couche d'isolation supérieure et qui comprend une ligne de bus de grille (GL) et une électrode de grille supérieure (10a); et une électrode de source et une électrode de drain. La couche semi-conductrice d'oxyde 7 comprend en outre une région d'extension (7e) qui, lorsqu'elle est vue depuis une direction normale du substrat, s'étend à partir de la région active (7a) vers une direction x différente de la direction longitudinale de canal y du TFT à semi-conducteur à oxyde; et la région d'extension (7e) comprend une partie qui est disposée sur le côté substrat de l'une de la pluralité de lignes de bus de grille (GL) par l'intermédiaire de la couche d'isolation supérieure (9) et qui est configurée pour s'étendre de manière à chevaucher l'une des lignes de bus de grille.
(JA) アクティブマトリクス基板(1002)の画素領域のそれぞれは、下部絶縁層(5)と、下部絶縁層上に配置された、酸化物半導体TFTの活性領域(7a)を含む酸化物半導体層(7)と、酸化物半導体層の一部上に、下部絶縁層と接しないように配置された上部絶縁層(9)と、上部絶縁層上に配置された、上部ゲート電極(10a)および複数のゲートバスライン(GL)の1つを含む上部ゲート層(10)と、ソース電極およびドレイン電極とを有し、酸化物半導体層7は、基板の法線方向から見たとき、活性領域(7a)から酸化物半導体TFTのチャネル長方向yとは異なる方向xに延びる延設領域(7e)をさらに有し、延設領域(7e)は、複数のゲートバスライン(GL)の1つの基板側に、上部絶縁層(9)を介して配置され、かつ、複数のゲートバスラインの1つと重なるように延びる部分を含む。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)