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1. (WO2018212082) メモリ装置およびメモリ装置の制御方法
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国際公開番号: WO/2018/212082 国際出願番号: PCT/JP2018/018251
国際公開日: 22.11.2018 国際出願日: 11.05.2018
IPC:
G11C 13/00 (2006.01)
[IPC code unknown for G11C 13]
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahicho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
森 陽太郎 MORI, Yotaro; JP
北川 真 KITAGAWA, Makoto; JP
奥野 潤 OKUNO, Jun; JP
寺田 晴彦 TERADA, Haruhiko; JP
代理人:
特許業務法人つばさ国際特許事務所 TSUBASA PATENT PROFESSIONAL CORPORATION; 東京都新宿区新宿1丁目15番9号さわだビル3階 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022, JP
優先権情報:
2017-09962619.05.2017JP
発明の名称: (EN) MEMORY DEVICE AND MEMORY DEVICE CONTROL METHOD
(FR) DISPOSITIF DE MÉMOIRE ET PROCÉDÉ DE COMMANDE DE DISPOSITIF DE MÉMOIRE
(JA) メモリ装置およびメモリ装置の制御方法
要約:
(EN) A memory device according to one embodiment comprises a memory cell. The memory cell includes: a variable resistance element the resistance state of which changes between a first resistance state and a second resistance state; and a selection element. The memory device is further provided with a drive circuit that writes data to and erases data from the memory cell by changing the state of the variable resistance element. When erasing data, the drive circuit changes, in a stepwise manner, the voltage applied to the memory cell and changes, in a stepwise manner, a current limit value that limits the size of the current flowing to the memory cell.
(FR) Selon un mode de réalisation, l'invention concerne un dispositif de mémoire qui comprend une cellule de mémoire. La cellule de mémoire comprend : un élément à résistance variable dont l'état de résistance change entre un premier état de résistance et un second état de résistance ; et un élément de sélection. Le dispositif de mémoire comprend en outre un circuit de commande qui écrit des données à partir de la cellule de mémoire et efface les données de la cellule de mémoire en changeant l'état de l'élément à résistance variable. Lors de l'effacement de données, le circuit de commande change, de manière progressive, la tension appliquée à la cellule de mémoire et change, de manière progressive, une valeur limite de courant qui limite la taille du courant circulant vers la cellule de mémoire.
(JA) 本開示の一実施の形態のメモリ装置は、メモリセルを備えている。このメモリセルは、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含んでいる。このメモリ装置は、さらに、抵抗変化型素子の状態を変化させることでメモリセルへのデータ書込みとデータ消去とを行う駆動回路を備えている。駆動回路は、データ消去の際に、メモリセルに印加する電圧を段階的に変えるとともに、メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)