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1. (WO2018207801) プログラム可能なデバイス、その論理構成方法、及びそのプログラム
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国際公開番号: WO/2018/207801 国際出願番号: PCT/JP2018/017853
国際公開日: 15.11.2018 国際出願日: 09.05.2018
IPC:
H03K 19/177 (2006.01) ,H01L 21/82 (2006.01)
H 電気
03
基本電子回路
K
パルス技術
19
論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
02
特定の構成要素を用いるもの
173
構成要素として基本的論理回路を用いるもの
177
マトリクス形状で配列されたもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
出願人:
太陽誘電株式会社 TAIYO YUDEN CO., LTD. [JP/JP]; 東京都中央区京橋2―7―19 7-19, Kyobashi 2-chome, Chuo-ku Tokyo 1040031, JP
発明者:
勝 満徳 KATSU Mitsunori; JP
関口 象一 SEKIGUCHI Shoichi; JP
藤川 巌 FUJIKAWA Iwao; JP
代理人:
高橋 真二 TAKAHASHI Shinji; JP
優先権情報:
2017-09435211.05.2017JP
発明の名称: (EN) PROGRAMMABLE DEVICE, LOGICAL CONFIGURATION METHOD THEREFOR, AND PROGRAM THEREFOR
(FR) DISPOSITIF PROGRAMMABLE, PROCÉDÉ DE CONFIGURATION LOGIQUE ASSOCIÉ, ET PROGRAMME ASSOCIÉ
(JA) プログラム可能なデバイス、その論理構成方法、及びそのプログラム
要約:
(EN) Provided is a programmable device comprising a memory unit having a plurality of memory cells and an address decoder that outputs address signals for the plurality of memory cells storing configuration data, to the memory unit as input data, said memory unit being configured so as to: perform, in accordance with logical gates, logical operations on digital signal input data among logical circuit configuration data constituting a logical circuit including at least two logical gates; store, in the plurality of memory cells, configuration data obtained from the correspondence between the generated output data and the input data; and operate as the logical circuit. Gate circuits included in configuration data constituting the logical circuit can be compressed and programmable device resources required for logical circuit configuration can be reduced.
(FR) L'invention concerne un dispositif programmable comprenant une unité de mémoire ayant une pluralité de cellules de mémoire et un décodeur d'adresse qui délivre des signaux d'adresse pour la pluralité de cellules de mémoire stockant des données de configuration, à l'unité de mémoire en tant que données d'entrée, ladite unité de mémoire étant conçue de façon à : effectuer, conformément à des portes logiques, des opérations logiques sur des données d'entrée de signal numérique parmi des données de configuration de circuit logique constituant un circuit logique comprenant au moins deux portes logiques ; stocker, dans la pluralité de cellules de mémoire, des données de configuration obtenues à partir de la correspondance entre les données de sortie générées et les données d'entrée ; et fonctionner en tant que circuit logique. Les circuits de gâchette inclus dans des données de configuration constituant le circuit logique peuvent être compressés et les ressources de dispositif programmables exigées pour une configuration de circuit logique peuvent être réduites.
(JA) 複数のメモリセルを有し、少なくとも2つ以上の論理ゲートを含む論理回路を構成する論理回路構成データにおける、デジタル信号の入力データを前記論理ゲートに従って論理演算して、生成される出力データと、前記入力データとの対応から、得られる構成データを、前記複数のメモリセルに格納して、前記論理回路として動作するように構成される、メモリユニットと、前記構成データが格納される前記複数のメモリセルへのアドレス信号を、入力データとして前記メモリユニットに出力するアドレスデコーダと、を備えるプログラム可能なデバイス。論理回路を構成する構成データに含まれるゲート回路の圧縮し、論理回路構成に必要なプログラム可能なデバイスのリソースを少なくすることができる。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)