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1. (WO2018198814) 半導体デバイス、製造方法、撮像素子、および電子機器
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国際公開番号: WO/2018/198814 国際出願番号: PCT/JP2018/015471
国際公開日: 01.11.2018 国際出願日: 13.04.2018
IPC:
H01L 21/3205 (2006.01) ,H01L 21/768 (2006.01) ,H01L 23/522 (2006.01) ,H01L 27/146 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
31
半導体本体上への絶縁層の形成,例.マスキング用またはフォトリソグラフィック技術の使用によるもの;これらの層の後処理;これらの層のための材料の選択
3205
絶縁層へ非絶縁層,例.導電層または抵抗層,の付着;これらの層の後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
71
グループ21/70で限定された装置の特定部品の製造
768
装置内の別個の構成部品間に電流を流すため使用する相互接続を適用するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
52
動作中の装置内の1つの構成部品から他の構成部品へ電流を導く装置
522
半導体本体上に分離できないように形成された導電層及び絶縁層の多層構造からなる外部の相互接続を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
14
赤外線,可視光,短波長の電磁波または粒子線輻射に感応する半導体構成部品で,これらの輻射線エネルギーを電気的エネルギーに変換するかこれらの輻射線によって電気的エネルギーを制御するかのどちらかに特に適用されるもの
144
輻射線によって制御される装置
146
固体撮像装置構造
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahi-cho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
津川 英信 TSUGAWA Hidenobu; JP
代理人:
西川 孝 NISHIKAWA Takashi; JP
稲本 義雄 INAMOTO Yoshio; JP
優先権情報:
2017-08959928.04.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE, MANUFACTURING METHOD, IMAGING ELEMENT, AND ELECTRONIC EQUIPMENT
(FR) DISPOSITIF À SEMI-CONDUCTEURS, PROCÉDÉ DE FABRICATION, ÉLÉMENT D'IMAGERIE, ET ÉQUIPEMENT ÉLECTRONIQUE
(JA) 半導体デバイス、製造方法、撮像素子、および電子機器
要約:
(EN) The present invention pertains to a semiconductor device, a manufacturing method, an imaging element, and electronic equipment with which it is possible to reduce the number of steps for manufacturing a laminated structure in which two or more semiconductor substrates are laminated. The semiconductor device has a laminated structure in which there are laminated at least a first semiconductor substrate in which a first wiring layer is laminated on a first semiconductor layer, and a second semiconductor substrate in which a second wiring layer is laminated on a second semiconductor layer. The first semiconductor substrate and the second semiconductor substrate are electrically connected, and a through-via that passes through at least the first semiconductor layer is formed inside an embedded oxide film that is formed when performing element isolation of a semiconductor element formed on the first semiconductor layer. This technology can be applied, e.g., to a lamination-type semiconductor device.
(FR) La présente invention concerne un dispositif à semi-conducteurs, un procédé de fabrication, un élément d'imagerie et un équipement électronique permettant de réduire le nombre d'étapes de fabrication d'une structure stratifiée dans laquelle au moins deux substrats semi-conducteurs sont stratifiés. Le dispositif à semi-conducteurs présente une structure stratifiée dans laquelle sont stratifiés au moins un premier substrat semi-conducteur dans lequel une première couche de câblage est stratifiée sur une première couche semi-conductrice, et un second substrat semi-conducteur dans lequel une seconde couche de câblage est stratifiée sur une seconde couche semi-conductrice. Les premier et second substrats semi-conducteurs sont électriquement connectés, et un trou d'interconnexion traversant au moins la première couche semi-conductrice est formé dans un film d'oxyde intégré formé lors de la réalisation d'une isolation d'élément d'un élément semi-conducteur formé sur la première couche semi-conductrice. La présente invention peut être appliquée, par exemple, à un dispositif à semi-conducteurs du type stratifié.
(JA) 本開示は、2枚以上の半導体基板を積層した積層構造における製造工程の削減を図ることができるようにする半導体デバイス、製造方法、撮像素子、および電子機器に関する。 半導体デバイスは、第1の半導体層に第1の配線層が積層された第1の半導体基板、および、第2の半導体層に第2の配線層が積層された第2の半導体基板が少なくとも積層された積層構造とされる。そして、第1の半導体基板と第2の半導体基板とを電気的に接続し、少なくとも第1の半導体層を貫通する貫通ビアが、第1の半導体層に形成される半導体素子の素子分離を行うときに形成される埋め込み酸化膜内に形成される。本技術は、例えば、積層型の半導体デバイスに適用できる。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)