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1. WO2018198575 - 半導体装置

公開番号 WO/2018/198575
公開日 01.11.2018
国際出願番号 PCT/JP2018/010274
国際出願日 15.03.2018
IPC
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
739
電界効果により制御されるもの
H01L 29/78 (2006.01)
H01L 29/739 (2006.01)
CPC
H01L 29/739
H01L 29/78
出願人
  • 株式会社デンソー DENSO CORPORATION [JP/JP]; 愛知県刈谷市昭和町1丁目1番地 1-1, Showa-cho, Kariya-city, Aichi 4488661, JP
発明者
  • 住友 正清 SUMITOMO Masakiyo; JP
代理人
  • 特許業務法人ゆうあい特許事務所 YOU-I PATENT FIRM; 愛知県名古屋市中区錦一丁目6番5号 名古屋錦シティビル4階 Nagoya Nishiki City Bldg. 4F 1-6-5, Nishiki, Naka-ku, Nagoya-shi, Aichi 4600003, JP
優先権情報
2017-08867727.04.2017JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
要約
(EN)
A plurality of trench gate structures having gate electrodes (16a, 16b) are formed in a semiconductor substrate (10) having a drift layer (11), base layer (12), CS layer (13), and collector layer (22), and the gate electrodes (16a, 16b) have first gate electrodes (16a), to which a predetermined gate voltage is applied, and second gate electrodes (16b) that are electrically connected to a first electrode (20). Furthermore, the first gate electrodes (16a) are disposed such that at least parts of respective first gate electrodes are adjacent to each other, and the CS layer (13) is disposed at least between the adjacent first and second gate electrodes (16a, 16b). A region between the adjacent first gate electrodes (16a) has a region wherein a first conductivity-type impurity concentration is set lower than that of the CS layer (13) formed between the adjacent first and second gate electrodes (16a, 16b) so that a second carrier supplied from a second electrode (23) can easily pass when a current flows.
(FR)
L'invention concerne une pluralité de structures de grille en tranchée ayant des électrodes grilles (16a, 16b) formées dans un substrat semiconducteur (10) ayant une couche de dérive (11), une couche de base (12), une couche CS (13) et une couche de collecteur (22), et les électrodes grilles (16a, 16b) ayant des premières électrodes grilles (16a), auxquelles une tension de grille prédéterminée est appliquée, et des secondes électrodes grilles (16b) étant électriquement connectées à une première électrode (20). En outre, les premières électrodes grilles (16a) sont disposées de telle sorte qu'au moins des parties des premières électrodes grilles respectives sont adjacentes l'une à l'autre, et la couche CS (13) est disposée au moins entre les première et seconde électrodes grilles adjacentes (16a, 16b). Une région entre les premières électrodes grilles adjacentes (16a) a une région dans laquelle une concentration d'impuretés de premier type de conductivité est réglée de façon à être inférieure à celle de la couche CS (13) formée entre les première et seconde électrodes grilles adjacentes (16a, 16b) de telle sorte qu'un second support fourni à partir d'une seconde électrode (23) puisse facilement passer lorsqu'un courant circule.
(JA)
ドリフト層(11)、ベース層(12)、CS層(13)、コレクタ層(22)を有する半導体基板(10)にゲート電極(16a、16b)を有する複数のトレンチゲート構造が形成され、複数のゲート電極(16a、16b)は、所定のゲート電圧が印加される第1ゲート電極(16a)と、第1電極(20)と電気的に接続された第2ゲート電極(16b)とを有している。また、複数の第1ゲート電極(16a)は、少なくとも一部が隣合って配置され、CS層(13)は、少なくとも隣合う第1、第2ゲート電極(16a、16b)の間に配置されている。そして、隣合う第1ゲート電極(16a)同士の間の領域は、電流が流れる際、第2電極(23)から供給された第2キャリアが抜け易くなるように、隣合う第1、第2ゲート電極(16a、16b)の間に形成されたCS層(13)より第1導電型の不純物濃度が低くされた領域を有している。
国際事務局に記録されている最新の書誌情報