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1. (WO2018193762) 半導体ウェーハの評価方法及び半導体ウェーハ製造工程の管理方法
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国際公開番号: WO/2018/193762 国際出願番号: PCT/JP2018/010111
国際公開日: 25.10.2018 国際出願日: 15.03.2018
IPC:
H01L 21/304 (2006.01) ,B24B 49/12 (2006.01) ,H01L 21/66 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
302
表面の物理的性質または形状を変換するため,例.エッチング,ポリシング,切断
304
機械的処理,例.研摩,ポリシング,切断
B 処理操作;運輸
24
研削;研磨
B
研削または研磨するための機械,装置,または方法;研削面のドレッシングまたは正常化;研削剤,研磨剤,またはラッピング剤の供給
49
研削工具または工作物の送り運動を制御するための計測装置;指示または計測装置の構成,例.研削開始を指示するもの
12
光学的装置を有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
66
製造または処理中の試験または測定
出願人:
信越半導体株式会社 SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 東京都千代田区大手町二丁目2番1号 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004, JP
発明者:
冨井 和弥 TOMII Kazuya; JP
代理人:
好宮 幹夫 YOSHIMIYA Mikio; JP
小林 俊弘 KOBAYASHI Toshihiro; JP
優先権情報:
2017-08221918.04.2017JP
発明の名称: (EN) SEMICONDUCTOR WAFER EVALUATION METHOD AND METHOD FOR MANAGING SEMICONDUCTOR WAFER MANUFACTURING STEP
(FR) PROCÉDÉ D'ÉVALUATION DE TRANCHE DE SEMI-CONDUCTEUR ET PROCÉDÉ PERMETTANT DE GÉRER L'ÉTAPE DE FABRICATION DE TRANCHE DE SEMI-CONDUCTEUR
(JA) 半導体ウェーハの評価方法及び半導体ウェーハ製造工程の管理方法
要約:
(EN) The present invention provides an evaluation method for a semiconductor wafer fabricated by: chamfering and grinding an edge of a semiconductor wafer sliced from a semiconductor ingot and comprising major surfaces including a major front surface and a major back surface; polishing the major front surface or both the major front surface and the major back surface of the semiconductor wafer that has been chamfered and ground, obtaining a semiconductor wafer having the major surfaces and a chamfered surface; and subjecting the semiconductor wafer to mirror surface chamfering processing. The evaluation method is characterized in that: the major surfaces of the semiconductor wafer in the vicinity of the chamfered surface are irradiated with laser light; an inspection is performed in dark field by detecting scattered light from an irradiated surface; and an inspection for over-polish involving polishing beyond a boundary between the chamfered surface and the major surfaces due to the mirror surface chamfer processing is performed. Thus, there is provided a semiconductor wafer evaluation method which makes it possible to evaluate the presence or absence of over-polish into the semiconductor wafer major surfaces due to mirror surface chamfer processing, and to evaluate the measurement of the amount of penetration by over-polish in a short time and non-destructively.
(FR) La présente invention concerne un procédé d'évaluation d'une tranche de semi-conducteur fabriquée : par chanfreinage et par meulage d'un bord d'une tranche de semi-conducteur découpée à partir d'un lingot de semi-conducteur et comprenant des surfaces principales dont une surface principale avant et une surface principale arrière ; par polissage de la surface principale avant ou à la fois de la surface principale avant et de la surface principale arrière de la tranche de semi-conducteur qui a été chanfreinée et meulée, obtenant ainsi une tranche de semi-conducteur comportant les surfaces principales et une surface chanfreinée ; et par soumission de la tranche de semi-conducteur à un traitement de chanfreinage d'une surface miroir. Le procédé d'évaluation est caractérisé en ce que : les surfaces principales de la tranche de semi-conducteur à proximité de la surface chanfreinée sont exposées à une lumière laser ; un contrôle est effectué dans le champ sombre par détection d'une lumière diffusée depuis une surface exposée ; et un contrôle de surpolissage, impliquant le polissage au-delà d'une limite entre la surface chanfreinée et les surfaces principales en raison du traitement de chanfrein de la surface miroir, est effectué. L'invention concerne ainsi un procédé d'évaluation de tranche de semi-conducteur qui permet d'évaluer la présence ou l'absence de surpolissage dans les surfaces principales d'une tranche de semi-conducteur en raison du traitement de chanfrein de la surface miroir, et d'évaluer la mesure de la quantité de pénétration par surpolissage dans un court laps de temps et de manière non destructive.
(JA) 本発明は、半導体インゴットからスライスされた主表面と主裏面からなる主面を有する半導体ウェーハのエッジを面取り研削加工した後に、面取り研削加工された半導体ウェーハの前記主表面もしくは前記主表面と主裏面の両面を研磨加工して前記主面と面取り面を有する半導体ウェーハを作製し、その後鏡面面取り加工が施された半導体ウェーハの評価方法であって、前記面取り面近傍の半導体ウェーハの前記主面に対してレーザー光を照射し、照射面からの散乱光を検知することで暗視野にて検査し、前記鏡面面取り加工により前記面取り面と前記主面との境界を越えて研磨されるオーバーポリッシュを検査することを特徴とする半導体ウェーハの評価方法である。これにより、鏡面面取り加工で発生する半導体ウェーハ主面内へのオーバーポリッシュの有無の評価及びオーバーポリッシュの入り込み量の測定を短時間かつ非破壊にて評価することができる半導体ウェーハの評価方法が提供される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)