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1. (WO2018193699) 半導体記憶回路、半導体記憶装置及びデータ検出方法
Document

明 細 書

発明の名称 半導体記憶回路、半導体記憶装置及びデータ検出方法

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

非特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007   0008  

課題を解決するための手段

0009   0010   0011   0012  

発明の効果

0013  

図面の簡単な説明

0014  

発明を実施するための形態

0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074  

産業上の利用可能性

0075  

符号の説明

0076  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7   8   9   10  

明 細 書

発明の名称 : 半導体記憶回路、半導体記憶装置及びデータ検出方法

技術分野

[0001]
 本開示は、階層ビット線構造を有する半導体記憶回路及びその半導体記憶回路を有する半導体記憶装置に関する。

背景技術

[0002]
 半導体記憶装置の読み出し速度の高速化を図るために、階層ビット線構造を有する半導体記憶装置が知られている。例えば、特許文献1の図7には、対をなすメモリセル群がローカルアンプを介してグローバルリードビット線に接続されている例が示されている。このメモリセル群を構成する非選択メモリセルのリードアクセストランジスタのリーク電流や、選択メモリセルのリードドライブトランジスタのリーク電流の影響により、ローカルリードビット線の“H(Highレベル)”読み出し精度が悪化する場合がある。
[0003]
 このような読み出し精度の課題を解決するものとして、非特許文献1には、リードビット線に対して“H”レベルラッチ型のビットラインキーパーを設けた構成が開示されている。このビットラインキーパーは、ローカルリードビット線の“H”読み出しの際に、ローカルリードビット線を“H”に保持するように構成されている。これにより、ローカルリードビット線の“H”読み出しが上記リーク電流の影響を受けないようにすることができる。したがって、すべてのローカルリードビット線に対して1つずつビットラインキーパーを挿入することが行われている。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2008-176910号公報

非特許文献

[0005]
非特許文献1 : Hiroki Noguchi et al., "Which is the Best Dual-Port SRAM in 45-nm Process Technology? - 8T, 10T Single End, and 10T Differential-", Proc. International Conference on IC Design and Technology, pp.55-58, June 2008.

発明の概要

発明が解決しようとする課題

[0006]
 ところで、上記ビットラインキーパーにおいて、電源とローカルリードビット線との間に設けられるトランジスタの駆動能力は、読み出し時間の短縮等の観点から、上記リーク電流の補償に必要な駆動能力(電流供給能力)を満たす範囲内で、低い値に設定されることが望ましい。トランジスタの駆動能力を低下させるためには、トランジスタのゲート幅が狭くできない場合、そのゲート長を大きくする方法がある。また、同じようなサイズのトランジスタを複数段直列に接続する方法がある。
[0007]
 そして、このようなトランジスタの駆動能力を低下させる対応を、すべて(ローカルリードビット線に対応する数)のビットラインキーパーに対して行う必要があり、回路面積が著しく増大するという問題があった。微細プロセスや三次元構造のトランジスタ(例えば、FinFETやナノワイヤFET)では、レイアウト等の制約から他のトランジスタとゲートサイズの異なるトランジスタを配置する場合に、面積が大きくなるため、特に顕著な問題である。
[0008]
 本開示は、階層ビット線構造を有しかつビットラインキーパーの機能を備えた半導体記憶回路を、小面積で実現することを目的とする。

課題を解決するための手段

[0009]
 本開示の一態様では、半導体記憶回路は、第1のローカルリードビット線に接続された複数の第1のメモリセルおよび当該第1のローカルリードビット線に接続された第1導電型の第1のプリチャージトランジスタを含む第1のローカルブロックと、第2のローカルリードビット線に接続された複数の第2のメモリセルおよび当該第2のローカルリードビット線に接続された前記第1導電型の第2のプリチャージトランジスタを含む第2のローカルブロックと、前記第1のローカルリードビット線および前記第2のローカルリードビット線に出力される信号に応じた信号を出力するゲート回路と、前記ゲート回路の出力に応じた信号をグローバルリードビット線に出力する出力回路と、前記第1のローカルリードビット線および第2のローカルリードビット線の間に設けられ、ゲートが前記ゲート回路の出力に接続された前記第1導電型の第1のトランジスタとを備えている。
[0010]
 この態様によると、第1のローカルブロックのデータ読み出しの際には、第1のトランジスタと第2のプリチャージトランジスタを経由した回路により、第1のローカルリードビット線のハイレベルラッチ動作を実現している。同様に、第2のローカルブロックのデータ読み出しの際には、第1のトランジスタと第1のプリチャージトランジスタを経由した回路で第2のローカルリードビット線のハイレベルラッチ動作を実現している。すなわち、本態様では、第1のローカルブロックおよび第2のローカルブロックのハイレベルラッチ動作に、第1のトランジスタを共有することができる。さらに、従来から階層ビット線構造を有する半導体記憶回路が備えているプリチャージトランジスタを、ハイレベルラッチ動作に使用することができる。これにより、第1のトランジスタのサイズを小さくすることができる。
[0011]
 ここで、非特許文献に記載されているように、ビットラインキーパーにおいて、ハイレベルラッチ動作を実現するためのトランジスタを単一のトランジスタで構成する場合、前述のとおり、リーク電流の補償に必要な駆動能力を満たしつつ低い駆動能力に設定する観点から、トランジスタのゲート長を大きくする等の必要があるため、トランジスタの専有面積が大きくなるという問題がある。
[0012]
 これに対し、本態様では、第1のローカルリードビット線および第2のローカルリードビット線のハイレベルラッチ動作に対して、第1のトランジスタを共有するとともに、プリチャージトランジスタを第1のトランジスタに直列接続されたトランジスタとして使用することができる。これにより、駆動能力を低下させつつ、従来技術と比較して、上記ハイレベルラッチ動作に係る回路の面積を小さくすることができる。

発明の効果

[0013]
 本開示によると、階層ビット線構造を有しており、ビットラインキーパーの機能を備えた半導体記憶回路を、小面積で実現することが可能になる。

図面の簡単な説明

[0014]
[図1] 第1実施形態に係る半導体記憶回路の構成を示す図
[図2] メモリセルの構成を示す図
[図3] 半導体記憶回路の読み出し動作について示すタイミングチャート
[図4] 第2のローカルブロックの読み出し動作を説明するための回路構成図
[図5] 第1実施形態に係る半導体記憶回路の回路構成の他の例を示す図
[図6] 第1実施形態に係る半導体記憶回路の回路構成の他の例を示す図
[図7] 第1実施形態に係る半導体記憶回路の回路構成の他の例を示す図
[図8] 第2実施形態に係る半導体記憶回路の構成を示す図
[図9] 第2実施形態に係る半導体記憶回路の回路構成の他の例を示す図
[図10] メモリセルの構成の他の例を示す図

発明を実施するための形態

[0015]
 以下、実施の形態について、図面を参照して説明する。
[0016]
 <第1実施形態>
 図1は第1実施形態に係る半導体記憶回路A(半導体記憶装置の要部)の回路構成を示す図である。なお、具体的な図示は省略するが、半導体記憶装置は、例えば、図1のような半導体記憶回路Aがカラム方向および/またはロウ方向に複数段配置された構成を有している。また、図示を省略するが、半導体記憶装置は、ライトワード線WWLA[0]~[x](xは、任意の正の整数),WWLB[0]~[x]、リードワード線RWLA[0]~[x],RWLB[0]~[x]、1対のライトビット線WBL[0],NWBL[0]およびグローバルリードビット線GRBL等に接続された、駆動回路、読み出し回路およびコントローラ等を有している。
[0017]
 =半導体記憶回路の構成=
 図1に示す半導体記憶回路Aは、第1のローカルブロック1と、第2のローカルブロック2と、リードローカルアンプ3とを備えている。
[0018]
 第1のローカルブロック1は、第1のローカルリードビット線(以下、省略して第1のローカルビット線という)LRBLA[0]に接続された第1のメモリセルとしての複数のメモリセルMCと、電源VDDと第1のローカルビット線LRBLA[0]との間に接続された第1導電型としてのP型の第1のプリチャージトランジスタP11とを備えている。
[0019]
 第1のプリチャージトランジスタP11のゲートには、第1のプリチャージ信号SPR1が与えられている。第1のプリチャージ信号SPR1は、第1のローカルビット線LRBLA[0]のプリチャージ制御用の信号であり、第1のローカルビット線LRBLA[0]のプリチャージ時には、第1のプリチャージトランジスタP11をオン制御し、第1のローカルビット線LRBLA[0]のプリチャージを行う。また、第1のローカルブロック1のメモリセルMCからデータを読み出す際には、第1のプリチャージトランジスタP11をオフ制御し、第1のローカルビット線LRBLA[0]のプリチャージを解除させる。
[0020]
 第2のローカルブロック2は、第2のローカルリードビット線(以下、省略して第2のローカルビット線という)LRBLB[0]に接続された第2のメモリセルとしての複数のメモリセルMCと、電源VDDと第2のローカルビット線LRBLB[0]との間に接続されたP型の第2のプリチャージトランジスタP12とを備えている。
[0021]
 第2のプリチャージトランジスタP12のゲートには、第2のプリチャージ信号SPR2が与えられている。第2のプリチャージ信号SPR2は、第2のローカルビット線LRBLB[0]のプリチャージ制御用の信号であり、第2のローカルビット線LRBLB[0]のプリチャージ時には、第2のプリチャージトランジスタP12をオン制御し、第2のローカルビット線LRBLB[0]のプリチャージを行う。また、第2のローカルブロック2のメモリセルMCからデータを読み出す際には、第2のプリチャージトランジスタP12をオフ制御し、第2のローカルビット線LRBLB[0]のプリチャージを解除させる。
[0022]
 そして、第1のローカルブロック1および第2のローカルブロック2は、リードローカルアンプ3を介してグローバルリードビット線GRBL(以下、省略してグローバルビット線GRBLという)に接続されている。
[0023]
 リードローカルアンプ3は、ゲート回路としてのNAND回路31と、出力回路としてのN型の出力トランジスタN33と、第1のトランジスタとしてのP型のトランジスタP31,P32とによって構成されている。トランジスタP31,P32は、第1のローカルビット線LRBLA[0]と第2のローカルビット線LRBLB[0]との間に、第1のノードL31を介して直列に接続されている。また、トランジスタP31,P32のゲートには、NAND回路31の出力信号Gが与えられている。ここで、トランジスタP31,P32のサイズは、トランジスタP31,P32と、第1のプリチャージトランジスタP11または第2のプリチャージトランジスタP12とが導通された状態において、後述するリードドライブトランジスタN45(図2参照)のリーク電流を補償でき、かつ、後述する“L”データの読み出し動作に係る速度遅延が起こらないようなサイズに設定されている。換言すると、トランジスタP31,P32のサイズは、上記リードドライブトランジスタN45のリーク電流を補償するのに必要な駆動能力になるように、すなわち、上記リーク電流の補償が可能な範囲内において駆動能力を低く設定されている。
[0024]
 ゲート回路は、第1のローカルビット線LRBLA[0]および第2のローカルビット線LRBLB[0]に出力される信号に応じた信号を出力する。具体的に、ゲート回路は、第1のローカルビット線LRBLA[0]または第2のローカルビット線LRBLB[0]のいずれかがプリチャージ状態から変化したときに、出力が変化するように構成されている。図1では、ゲート回路として2入力のNAND回路31を用いた例を示しており、一方の入力端子に第1のローカルビット線LRBLA[0]が、他方の入力端子に第2のローカルビット線LRBLB[0]がそれぞれ接続されている。NAND回路31の出力信号Gは、出力トランジスタN33のゲートおよびトランジスタP31,P32のゲートに接続されている。なお、ゲート回路は、NAND回路31以外のゲート回路や組み合わせ回路で実現されていてもよい。
[0025]
 出力回路は、ゲート回路(NAND回路31)の出力に応じた信号をグローバルビット線GRBLに出力する。図1では、出力回路としてN型の出力トランジスタN33を用いた例を示している。出力トランジスタN33は、グローバルビット線GRBLとグランドVSSとの間に接続されている。
[0026]
 -メモリセルの構成-
 図2はメモリセルMCの構成を示す図である。図2に示すように、メモリセルMCは、ライトワード線WWL(図1のWWLA[0]~[x],WWLB[0]~[x]に対応)、リードワード線RWL(図1のRWLA[0]~[x],RWLB[0]~[x]に対応)、1対のライトビット線WBL,NWBL(図1のWBL[0],NWBL[0]に対応)およびローカルビット線LRBL(図1のLRBLA[0],LRBLB[0]に対応)と接続されており、デュアルポート(Dual-Port:DP)SRAM(Static Random Access Memory)セルを構成している。
[0027]
 メモリセルMCは、4個のトランジスタP41,P42,N41,N42からなる保持回路41と、一対のライトアクセストランジスタN43,N44と、リードドライブトランジスタN45と、リードアクセストランジスタN46とによって構成されている。保持回路41は、P型のトランジスタP41及びN型のトランジスタN41からなるインバータ回路およびP型のトランジスタP42及びN型のトランジスタN42からなるインバータ回路を含み、両インバータ回路の入出力が接続された構成である。一対のライトアクセストランジスタN43,N44、リードドライブトランジスタN45およびリードアクセストランジスタN46は、N型トランジスタである。
[0028]
 ライトアクセストランジスタN43,N44は、ライトビット線WBL,NWBLと保持回路41との間に接続されている。そして、ライドワード線WWLが“H(Highレベル)”になったときに、ライトビット線WBL,NWBLを保持回路41に導通させるアクセスゲート(トランスファゲート)としての役割を有する。
[0029]
 リードドライブトランジスタN45およびリードアクセストランジスタN46は、ローカルビット線LRBLとグランドVSSとの間に直列接続されている。リードドライブトランジスタN45のゲートは、保持回路41の入出力ノード41aに接続され、リードアクセストランジスタN46のゲートは、リードワード線RWLに接続されている。そして、リードワード線RWLおよび保持回路41の入出力ノード41aが“H”になったときに、ローカルビット線LRBLを“L(Lowレベル)”にするようになっている。
[0030]
 図1に戻り、グローバルビット線GRBLには、プリチャージ回路5が接続されている。プリチャージ回路5は、第1および第2のプリチャージ信号SPR1,SPR2に応じて、グローバルビット線GRBLをプリチャージしたり、プリチャージを解除したりする。具体的に、プリチャージ回路5は、第1のローカルブロック1のメモリセルMCまたは第2のローカルブロック2のメモリセルMCからデータが読み出される際に、グローバルビット線GRBLのプリチャージを解除させるように動作する。
[0031]
 =半導体記憶回路の動作=
 以下、半導体記憶回路Aの動作について、図面を参照して説明する。
[0032]
 図3は半導体記憶回路Aの読み出し動作について示すタイミングチャートである。まず、第1のローカルブロック1の構成要素である、読み出し対象のメモリセルMC(以下、第1のメモリセルMC1という)からデータを読み出す場合の動作について説明する。
[0033]
 なお、第1および第2のローカルブロック1,2ともに読み出しがされていない状態(以下、未読み出し状態という)において、第1および第2のプリチャージ信号SPR1,SPR2は、ともに“L”であり、第1および第2のローカルビット線LRBLA[0],LRBLB[0]は、ともに“H”にプリチャージされている。同様に、グローバルビット線GRBLは、プリチャージ回路5によって“H”にプリチャージされている。この未読み出し状態において、NAND回路31の両入力端子には“H”が入力されるので、出力信号Gは“L”となり、トランジスタP31,P32はともにオン制御され、第1のローカルビット線LRBLA[0]と第2のローカルビット線LRBLB[0]との間は導通状態となっている。
[0034]
 -“H”データの読み出し(第1のローカルブロック)-
 ここでは、第1のメモリセルMC1から“H”データの読み出し、すなわち、第1のメモリセルMC1に含まれる保持回路41の入出力ノード41aから“L”データが出力されている場合の読み出しについて説明する。
[0035]
 まず、第1のプリチャージトランジスタP11に“H”の第1のプリチャージ信号SPR1が与えられ、第1のローカルビット線LRBLA[0]のプリチャージが解除される。また、それと同時にグローバルビット線GRBLのプリチャージが解除される。このとき、第2のプリチャージ信号SPR2は、“L”のままであり、第2のローカルビット線LRBLB[0]は“H”にプリチャージされている。その後、または、ほぼ同時に、第1のメモリセルMC1に接続されたリードワード線RWLA[k](kはメモリセルMC1のロウ方向のアドレスであり、0≦k≦xを満たす整数)が“H”に駆動され、リードアクセストランジスタN46がオン状態になる。一方で、保持回路41の入出力ノード41aは、“L”なので、リードドライブトランジスタN45はオフ状態である。
[0036]
 ここで、前述のとおり、トランジスタP31,P32はオン状態であり、第1のローカルビット線LRBLA[0]と第2のローカルビット線LRBLB[0]間は導通状態になっている。
[0037]
 また、第2のプリチャージトランジスタP12がオン制御されているので、電源VDDから、第2のプリチャージトランジスタP12およびトランジスタP32,P31を経由する回路(以下、第1の接続経路PS1ともいう。図1の太線参照)が導通されている。これにより、第1のローカルビット線LRBLA[0]が“H”に保持され、ビットラインキーパーとしてのハイレベルラッチ動作が実現されている。したがって、仮にリードドライブトランジスタN45にリーク電流が流れるような場合においても、第1のローカルビット線LRBLA[0]が“H”に保持される。これにより、出力トランジスタN33はオフ状態のままであり、グローバルビット線GRBLに“H”データが読み出される。
[0038]
 グローバルビット線GRBLへの“H”データの読み出し後、第1のメモリセルMC1に接続されたリードワード線RWLA[k]及び第1のプリチャージ信号SPR1が“L”に戻る。これにより、第1のローカルビット線LRBLA[0]は、第1のプリチャージトランジスタP11を介して再び“H”にプリチャージされ、未読出し状態に戻る。
[0039]
 -“L”データの読み出し(第1のローカルブロック)-
 次に、第1のメモリセルMC1からの“L”データの読み出し、すなわち、第1のメモリセルMC1に含まれる保持回路41の入出力ノード41aから“H”データが出力されている場合の読み出しについて説明する。なお、(1)第1のローカルビット線LRBLA[0]およびグローバルビット線GRBLのプリチャージの解除動作、(2)第2のローカルビット線LRBLB[0]の“H”のプリチャージ動作、(3)リードアクセストランジスタN46のオン制御動作、に関しては、上記「“H”データ読み出し」と同様であり、その詳細な説明を省略する。
[0040]
 “L”データ読み出しでは、第1のメモリセルMC1の保持回路41の入出力ノード41aが“H”なので、リードアクセストランジスタN46に加えてリードドライブトランジスタN45もオン状態となり、第1のローカルビット線LRBLA[0]が“L”に駆動される。前述のとおり、トランジスタP31,P32の駆動能力が低く設定されているので、NAND回路31の出力信号Gが“L”から“H”に変わる。これにより、トランジスタP31,P32がオフ状態となり、第1のローカルビット線LRBLA[0]と第2のローカルビット線LRBLB[0]との接続(第1の接続経路PS1)が遮断される。また、出力トランジスタN33がオン状態となり、グローバルビット線GRBLに“L”データが読み出される。このように、“L”データ読み出しにおいては第1の接続経路PS1は“L”データ読み出しを妨げないような動作が実現されている。なお、図3では、第1のローカルビット線LRBLA[0]の波形において、点線により、トランジスタP31,P32の駆動能力が十分に低く設定されていない場合の例を示している。このような場合、LRBLA[0]の変化が遅くなることにより、出力信号Gの変化も遅くなり、グローバルリードビット線GRBLへの読み出し速度が低下する原因となる場合がある。
[0041]
 -第2のローカルブロックの読み出し動作-
 次に、第2のローカルブロック2の構成要素である、読み出し対象のメモリセルMC(以下、第2のメモリセルMC2という)からデータを読み出す場合の動作について説明する。なお、第2のメモリセルMC2からの“H”データおよび“L”データの読み出しにおいて、機能する構成要素が異なる場合があるが、基本的な動作は、第1のメモリセルMC1の場合と同様である。したがって、ここでは第1のメモリセルMC1からのデータ読み出し動作との相違点を中心に説明する。
[0042]
 まず、第2のプリチャージトランジスタP12に“H”の第2のプリチャージ信号SPR2が与えられ、第2のローカルビット線LRBLB[0]のプリチャージが解除される。また、それと同時にグローバルビット線GRBLのプリチャージが解除される。
[0043]
 一方で、第1のプリチャージ信号SPR1は、“L”のままであり、第1のローカルビット線LRBLA[0]は“H”にプリチャージされる。その後、または、ほぼ同時に、第2のメモリセルMC2に接続されたリードワード線RWLB[m](mはメモリセルMC2のロウ方向のアドレスであり、0≦m≦xを満たす整数)が“H”に駆動され、第2のメモリセルMC2の保持回路41からのデータが第2のローカルビット線LRBLB[0]に読み出される。
[0044]
 “H”データの読み出しの場合、トランジスタP31,P32および第1のプリチャージトランジスタP11がオン制御されているので、電源VDDから第1のプリチャージトランジスタP11およびトランジスタP31,P32を経由する回路(以下、第2の接続経路PS2ともいう。図4の太線参照)が導通され、第2のローカルビット線LRBLB[0]が“H”に保持され、ビットラインキーパーとしてのハイレベルラッチ動作が実現される。これにより、仮にリードドライブトランジスタN45にリーク電流が流れるような場合においても、第2のローカルビット線LRBLB[0]が“H”に保持される。これにより、出力トランジスタN33はオフ状態のままであり、グローバルビット線GRBLに“H”データが読み出される。
[0045]
 “L”データの読み出しの場合、第2のローカルビット線LRBLB[0]が“L”に駆動されると、前述のとおり、トランジスタP31,P32の駆動能力が低く設定されているので、NAND回路31の出力信号Gが“L”から“H”に変わる。これにより、トランジスタP31,P32がオフ状態となり、第1のローカルビット線LRBLA[0]と第2のローカルビット線LRBLB[0]との接続(第2の接続経路PS2)が遮断される。また、出力トランジスタN33がオン状態となり、グローバルビット線GRBLに“L”データが読み出される。
[0046]
 以上のように、本実施形態によると、第1のローカルビット線LRBLA[0]からのデータ読み出しの際には、第1の接続経路PS1に配置されたトランジスタP31,P32,P12により、第1のローカルビット線LRBLA[0]のハイレベルラッチ動作を実現している。同様に、第2のローカルビット線LRBLB[0]からのデータ読み出しの際には、第2の接続経路PS2に配置されたトランジスタP31,P32,P11によりハイレベルラッチ動作を実現している。
[0047]
 ここで、非特許文献に記載されているように、ビットラインキーパーにおいて、ハイレベルラッチ動作を実現するためのトランジスタを単一のトランジスタで構成する場合、前述のとおり、リーク電流の補償に必要な駆動能力を満たしつつ低い駆動能力に設定する観点から、トランジスタのゲート長を大きくする等の必要があるため、ビットラインキーパーの機能を実現するためのトランジスタの専有面積が大きくなるという問題がある。
[0048]
 これに対し、本実施形態では、第1のローカルビット線LRBLA[0]および第2のローカルビット線LRBLB[0]のハイレベルラッチ動作に、直列接続されたトランジスタP31,P32を使用している。このトランジスタP31,P32は直列接続されているため、従来技術(例えば、非特許文献に記載)のように、駆動能力を低下させるために、各トランジスタP31,P32の専有面積を大きくする必要がない。さらに、上記ハイレベルラッチ動作において、半導体記憶回路Aが備えているプリチャージトランジスタP11、P12を、トランジスタP31,P32に直列接続されたトランジスタとして使用することができる。これにより、駆動能力を低下させつつ、従来技術と比較して、トランジスタP31,P32の専有面積をさらに小さくすることできる。または、トランジスタP31,P32の一方のみとプリチャージトランジスタP11,P12のみで駆動能力が十分小さければ、図5のように、トランジスタP31,P32の一方を削除することができる。図5では、トランジスタP31,P32のうち、トランジスタP32を省いた例を示している。
[0049]
 さらに、トランジスタP31,P32は、第1および第2のローカルビット線LRBLA[0],LRBLB[0]のハイレベルラッチ動作で共用されるので、それぞれに対して1つずつビットラインキーパーを挿入する場合と比較して、リードローカルアンプ3の回路面積を大幅に削減することができる。具体的には、従来技術と比較して、リードローカルアンプ3周りの回路面積について、数十%程度の面積削減効果を得ることができる。
[0050]
 (半導体記憶回路(リードローカルアンプ)の他の構成例)
 図6は第1実施形態における半導体記憶回路の他の構成例を示す図である。
[0051]
 図6の半導体記憶回路では、リードローカルアンプ3は、トランジスタP31,P32の間に直列接続された第2のトランジスタとしてのP型のトランジスタP33,P34とを含む。トランジスタP33,P34は、ゲートがグランドVSSに接続され、常にオン状態になっている。トランジスタP33,P34は、第1の接続経路PS1または第2の接続経路PS2における回路の駆動能力を下げる機能を有する。これにより、図1の構成と比較して、トランジスタP31,P32の専有面積を小さくすることができる。例えば、微細プロセスでは、他のトランジスタと比較してゲート長が大きなトランジスタを配置する場合、レイアウトの制約等に起因して、ゲート長を大きくすることによるトランジスタの専有面積の増加に加えたさらなる面積の増加が必要となる。このような傾向は、FinFETやナノワイヤFETのような三次元構造のトランジスタにおいて特に顕著である。このような場合に、トランジスタP31,P32の間に複数のトランジスタ(図5では2つのトランジスタP33,P34)を直列接続することにより、これらのトランジスタP31~P34のサイズを他のトランジスタに応じたサイズ(例えば、同じゲート長)にすることができる。
[0052]
 さらに、トランジスタP33,P34は、トランジスタP31,P32と同様に、第1のローカルブロック1のためのビットラインキーパーと、第2のローカルブロック2のためのビットラインキーパーとの両方で機能させることができるようになっている。これにより、各ローカルブロック1,2に対応させてビットキーパーを用意する場合と比較して、回路面積を小さくすることができる。半導体記憶装置(半導体記憶回路)において、ローカルブロックの数は非常に膨大であり、トランジスタの共用化により大幅な面積削減が可能である。
[0053]
 なお、本構成例において、トランジスタP31,P32の間に直列接続するトランジスタの数は、2つに限定されない。例えば、トランジスタP33,P34のうちのいずれか一方であってもよいし、3つ以上のトランジスタを直列に接続するようにしてもよい。さらに、トランジスタP33,P34が接続される位置は、トランジスタP31とトランジスタP32の間に限られず、例えば、ローカルビット線LRBLA[0]とトランジスタP31の間にトランジスタP33を、ローカルビット線LRBLB[0]とトランジスタP32の間にトランジスタP34を接続してもよい。また、トランジスタP31,P32の間にトランジスタを直列接続する場合において、直列に接続されるトランジスタの一部が並列接続され、直並列回路になっていてもよい。このような直列に接続または直並列に接続するトランジスタの数は、例えば、他のトランジスタとゲート長を揃えることができるように決定される。
[0054]
 また、図7に示すように、リードローカルアンプ3のP型のトランジスタP31,P32のうちの一方(図7ではトランジスタP31)のゲートが、NAND回路31の出力信号Gに代えて、グランドVSSに接続されていてもよい。このとき、トランジスタP31は、常にオン状態になっている。この場合においても、トランジスタP31,P32は、第1の接続経路PS1または第2の接続経路PS2における回路の駆動能力を下げる機能を有し、図1の構成と同様の効果を得ることができる。
[0055]
 <第2実施形態>
 =半導体記憶回路の構成=
 図8は第2実施形態に係る半導体記憶装置の要部の構成例を示す図である。本実施形態では、グローバルビット線GRBLに対して、複数の半導体記憶回路Aが接続されている場合について説明する。具体的に、図8では、カラム方向に並べて配置された2つの半導体記憶回路Aがグローバルビット線GRBLに接続されている例を示している。2つの半導体記憶回路Aは、回路構成が実質的に同じである。一方で、2つの半導体記憶回路Aで接続先の信号が異なる部分が含まれている。なお、図8において、G1は、図面左側の半導体記憶回路AのNAND回路31の出力信号を示している。同様に、G2は、図面右側の半導体記憶回路Aの出力信号を示している。図9についても同様である。
[0056]
 なお、具体的な図示は省略するが、半導体記憶装置は、図2のような構成の半導体記憶回路Aがカラム方向および/またはロウ方向に複数段設けられており、少なくともその一部の半導体記憶回路Aがリードローカルアンプ3を介してグローバルビット線GRBLに接続された構成を有している。また、本実施形態に係る半導体記憶装置および半導体記憶回路Aは、第1実施形態と共通の構成要素を含んでおり、ここでは相違点を中心に説明し、第1実施形態との共通部分に関して説明を省略する場合がある。例えば、各半導体記憶回路Aは、第1実施形態と共通構成の第1のローカルブロック1及び第2のローカルブロック2と、第1実施形態と異なる構成を含むリードローカルアンプ3とを備えている。
[0057]
 図8の半導体記憶回路Aにおいて、リードローカルアンプ3は、ゲート回路としての複合ゲート回路32と、出力回路としての出力トランジスタN33と、第1のトランジスタとしてのP型のトランジスタP31,P32によって構成されている。
[0058]
 複合ゲート回路32には、第1のローカルビット線LRBLA[0]および第2のローカルビット線LRBLB[0]に加えて、カラムアドレス信号CA[1:0]が入力されている。そして、複合ゲート回路32は、対応するカラムアドレス信号CA[1:0]がアクティブなときに、第1のローカルビット線LRBLA[0]および第2のローカルビット線LRBLB[0]に出力される信号に応じた信号を出力する。具体的に、複合ゲート回路32は、対応するカラムアドレス信号CA[1:0]がアクティブな場合において、第1のローカルビット線LRBLA[0]または第2のローカルビット線LRBLB[0]のいずれかがプリチャージ状態から変化したときに、出力が変化する。なお、図8では、カラムアドレス信号CA[1:0]が“L”のとき、対応する半導体記憶回路Aがアクティブになる回路構成例を示している。
[0059]
 なお、カラム数は2カラムに限定されず、4,8,16カラム構成等の他のカラム数であっても同様の構成で実現することができる。具体的に、カラム数に応じたビット数のカラムアドレス信号CAを用いて、各半導体記憶回路Aの複合ゲート回路32に与えればよい。
[0060]
 =半導体記憶回路の動作=
 本実施形態において、“H”データおよび“L”データの読み出しにおける基本的な動作は、第1実施形態と同様である。したがって、ここでは第1実施形態のデータ読み出し動作と異なる点を中心に説明する。
[0061]
 まず、読み出し対象となるメモリセルが含まれた半導体記憶回路Aを示すカラムアドレス信号CA[1:0]が出力される。例えば、図面左側の半導体記憶回路A(以下、半導体記憶回路A1という)に読み出し対象となるメモリセル(以下、第3のメモリセルMC3という)が含まれている場合、半導体記憶回路A1のカラムアドレス信号CA[0]が“L”に設定され、図面右側の半導体記憶回路A(以下、半導体記憶回路A2という)のカラムアドレス信号CA[1]が“H”に設定される。
[0062]
 次に、半導体記憶回路A1において、第3のメモリセルMC3が含まれているメモリセル群の読み出し動作が実施される。例えば、第3のメモリセルMC3が第1のローカルブロック1に含まれる場合、第1実施形態の第1のメモリセルMC1の読み出し動作と、第3のメモリセルMC3が第2のローカルブロック2に含まれる場合、第1実施形態の第2のメモリセルMC2の読み出し動作と同様の読み出し動作が行われる。
[0063]
 一方で、半導体記憶回路A2では、半導体記憶回路A1の第3のメモリセルMC3と同じリードワード線に接続されたメモリセルから第1または第2のローカルビット線LRBLA[1],LRBLB[1]にデータが読み出される。例えば、第3のメモリセルMC3が第1のローカルブロック1に含まれる場合、リードワード線RWLA[n](nは第3のメモリセルMC3のロウ方向のアドレスであり、0≦n≦xを満たす整数)に接続されたメモリセルMCから第1のローカルビット線LRBLA[1]にデータが読み出される。同様に、例えば、第3のメモリセルMC3が第2のローカルブロック2に含まれる場合、リードワード線RWLB[n]に接続されたメモリセルMCから第2のローカルビット線LRBLB[1]にデータが読み出される。しかしながら、カラムアドレス信号CA[1]が“H”であるため、半導体記憶回路A2の複合ゲート回路32の出力は変化せず、出力トランジスタN33が駆動されることもない。
[0064]
 これにより、グローバルビット線GRBLには、半導体記憶回路A1のデータのみが読み出される。
[0065]
 以上のように、半導体記憶装置が、共通のグローバルビット線GRBLに接続された複数の半導体記憶回路A(図8では2つの半導体記憶回路A1,A2の場合を例示)を有する場合においても、各半導体記憶回路Aにおいて、第1および第2のローカルビット線LRBLA[1:0],LRBLB[1:0]のハイレベルラッチ動作に、トランジスタP31,P32を共有することができる。これにより、第1および第2のローカルビット線LRBLA[1:0],LRBLB[1:0]のそれぞれに対して1つずつビットラインキーパーを挿入する場合と比較して、回路面積を小さくすることができる。
[0066]
 なお、共通のグローバルビット線GRBLに接続される半導体記憶回路Aの数は、図8に示した2つに限定されず、3つ以上の半導体記憶回路Aが接続されていてもよい。この場合、カラムアドレス信号CA[y:0](yは2以上の整数)のビット数を増加させるとともに、上記(第2実施形態)の説明と同様の構成を有する半導体記憶回路Aを共通のグローバルビット線GRBLに接続し、上記の説明と同様に動作させることで同様の効果が得られる。
[0067]
 (半導体記憶回路(リードローカルアンプ)の他の構成例)
 図9は第2実施形態における半導体記憶装置の要部の他の構成例を示す図である。なお、基本的な構成は、図8と同様であるため、ここでは、図8との相違点を中心に説明する。
[0068]
 図9の半導体記憶回路A1,A2において、リードローカルアンプ3は、トランジスタP31,P32の間に直列接続された第2のトランジスタとしてのP型のトランジスタP33,P34とを含む。トランジスタP33は、ゲートがグランドVSSに接続され、常にオン状態になっている。トランジスタP34は、ゲートに複合ゲート回路32と同じカラムアドレス信号CA[1:0]が与えられている。具体的には、半導体記憶回路A1のトランジスタP34には、カラムアドレス信号CA[0]が与えられ、半導体記憶回路A2のトランジスタP34には、カラムアドレス信号CA[1]が与えられている。
[0069]
 これにより、読み出し対象となるメモリセルMCが含まれている半導体記憶回路Aでは、P型のトランジスタP33,P34がともにオン制御される。例えば、半導体記憶回路A1に読み出し対象となるメモリセルが含まれている場合、図5の場合と同様に、半導体記憶回路A1のトランジスタP33,P34は、第1の接続経路PS1(図1参照)または第2の接続経路PS2(図4参照)における回路(トランジスタ)の駆動能力を下げる機能を有する。
[0070]
 一方で、読み出し対象となるメモリセルMCが含まれていない半導体記憶回路A(例えば、半導体記憶回路A2)では、P型のトランジスタP34がオフ制御される。これにより、半導体記憶回路A2において、半導体記憶回路A1のデータ読み出しの際に、半導体記憶回路A1のビットラインキーパーとしての機能を実現するための補償電流に対応する電流が半導体記憶回路A2に流れることを防ぐことができる。具体的には、図9において、半導体記憶回路A1と半導体記憶回路A2とは、共通のプリチャージ信号SPR1、SPR2を使用してプリチャージを制御するとともに、共通のリードワード線RWLを使用している。したがって、半導体記憶回路A2では、半導体記憶回路A1のデータ読み出しの際に、半導体記憶回路A1でオン制御されたトランジスタと対応するトランジスタがオン制御される。これにより、半導体記憶回路A1と同様に、上記補償電流に対応する第1または第2の接続経路PS1,PS2における第1または第2のプリチャージトランジスタP11,P12、および、リードアクセストランジスタN46がオン制御される。そこで、カラムアドレス信号CA[1]に基づいて、半導体記憶回路A2のトランジスタP34をオフ制御することにより、上記補償電流に対応する余分な貫通電流が流れないようにすることができる。
[0071]
 なお、図9において、トランジスタP31,P32,P34および第1または第2のプリチャージトランジスタP11,P12により、各接続経路PS1,PS2の全体の駆動能力が十分に低い場合、トランジスタP33はなくてもかまわない。一方で、トランジスタP31とトランジスタP32の間に接続される第2のトランジスタの数を3個以上にしてもよい。さらに、第1実施形態と同様に、半導体記憶回路A1,A2において、トランジスタP33,P34が接続される位置は、トランジスタP31とトランジスタP32の間に限られず、例えば、ローカルビット線LRBLA[0]とトランジスタP31の間にトランジスタP33を、ローカルビット線LRBLB[0]とトランジスタP32の間にトランジスタP34を接続してもよい。
[0072]
 また、第1実施形態において「半導体記憶回路の他の構成例」に記載した半導体記憶回路Aを、本実施形態に適用してもよい。例えば、図8の半導体記憶回路Aに代えて、図5~図7の半導体記憶回路Aを適用してもよく、同様の効果が得られる。
[0073]
 <その他の実施形態>
 なお、上記の実施形態では、メモリセルMCから“H”データを読み出す際に、読み出し対象となるメモリセルMCが接続されたローカルビット線LRBLがハイインピーダンスになる構成について説明したが、本開示に係る技術は、メモリセルMCから“L”データを読み出す際に、上記ローカルビット線LRBLがハイインピーダンスになる構成であってもよい。この場合、半導体記憶回路Aを構成する第1導電型としてのP型トランジスタの極性を反転させて、N型トランジスタとすればよい。具体的に、第1および第2のプリチャージトランジスタP11,P12をN型トランジスタに置き換え、このN型トランジスタのソースの接続先を電源VDDからグランドVSSに変更する。また、トランジスタP31,P32をN型トランジスタに置き換える。加えて、図5では、トランジスタP33,P34をN型トランジスタに置き換え、置き換えたN型トランジスタのゲートの接続先をグランドVSSから電源VDDに変更する。そして、図1および図4~図7では、ゲート回路の構成を、NAND回路31から、2入力のNOR回路に置き換えて一方の入力端子に第1のローカルビット線LRBLA[0]を、他方の入力端子に第2のローカルビット線LRBLB[0]を接続するようにすればよい。同様に、図8および図9では、ゲート回路の構成を、2入力ANDとNORの複合ゲート回路32から、2入力ORとNANDの複合ゲート回路に変更すればよい。そして、プリチャージ信号SPR1,SPR2およびカラムアドレス信号CA[1:0]の極性を反転させるとよい。また、図2では、リードドライブトランジスタN45およびリードアクセストランジスタN46の極性を反転させてP型とし、リードドライブトランジスタN45のソースの接続先をグランドVSSから電源VDDに変更するとともに、リードワード線RWLを“L”アクティブ動作となるように変更する。
[0074]
 また、上記実施形態では、メモリセルMCがデュアルポートSRAMセルである例を示したが、これに限定されない。例えば、メモリセルがROMセルRMCであってもよい。図10では、メモリセルがROMセルである構成例を示しており、図10(a)が“H”データが記憶されたメモリセル、図10(b)が“L”データが記憶されたメモリセルを示している。図10に示すように、ROMセルRMCにはN型トランジスタN5が備えられており、ゲートがワード線WL,ドレインがビット線BLに接続されている。そして、ソースは“H”データが記憶されたメモリセルはフローティング状態になっており、“L”データが記憶されたメモリセルはグランドVSSに接続されている。そして、例えば、図1のメモリセルMCに代えてROMセルRMCを配置し、ビット線BLを第1のローカルビット線LRBLA[0]または第2のローカルビット線LRBLB[0]に、ワード線WLをリードワード線RWLに接続することにより、第1実施形態と同様の作用効果を得ることができる。

産業上の利用可能性

[0075]
 本開示によると、階層ビット線構造を有しており、ビットラインキーパーの機能を備えた半導体記憶回路を、小面積で実現することが可能になるので、半導体記憶回路及び半導体記憶回路を有する半導体記憶装置の性能向上に有用である。

符号の説明

[0076]
A 半導体記憶回路
MC メモリセル
31 NAND回路(ゲート回路)
N33 出力トランジスタ(出力回路)
P11 第1のプリチャージトランジスタ
P12 第2のプリチャージトランジスタ
P31 トランジスタ(第1のトランジスタ)
P32 トランジスタ(第1のトランジスタ)
LRBLA[0:1] 第1のローカルリードビット線
LRBLB[0:1] 第2のローカルリードビット線

請求の範囲

[請求項1]
 半導体記憶回路であって、
 第1のローカルリードビット線に接続された複数の第1のメモリセルおよび当該第1のローカルリードビット線に接続された第1導電型の第1のプリチャージトランジスタを含む第1のローカルブロックと、
 第2のローカルリードビット線に接続された複数の第2のメモリセルおよび当該第2のローカルリードビット線に接続された前記第1導電型の第2のプリチャージトランジスタを含む第2のローカルブロックと、
 前記第1のローカルリードビット線および前記第2のローカルリードビット線に出力される信号に応じた信号を出力するゲート回路と、
 前記ゲート回路の出力に応じた信号をグローバルリードビット線に出力する出力回路と、
 前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、ゲートが前記ゲート回路の出力に接続された前記第1導電型の第1のトランジスタとを備えている
ことを特徴とする半導体記憶回路。
[請求項2]
 請求項1記載の半導体記憶回路において、
 前記第1のトランジスタは、直列接続された前記第1導電型の2個のトランジスタで構成され、当該2個のトランジスタのゲートが、前記ゲート回路の出力に接続されている
ことを特徴とする半導体記憶回路。
[請求項3]
 請求項1記載の半導体記憶回路において、
 前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、前記第1のトランジスタと直列に接続された前記第1導電型の第2のトランジスタを備え、
 前記第2のトランジスタのゲートには、当該第2のトランジスタを常時オンさせる定電圧が与えられている
ことを特徴とする半導体記憶回路。
[請求項4]
 請求項1記載の半導体記憶回路において、
 前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、前記第1のトランジスタと直列に接続された前記第1導電型の第2のトランジスタを備え、
 前記第2のトランジスタのゲートには、当該第2のトランジスタをオンオフ制御する制御信号が与えられている
ことを特徴とする半導体記憶回路。
[請求項5]
 請求項1記載の半導体記憶回路において、
 前記ゲート回路は、前記第1のローカルリードビット線および/または前記第2のローカルリードビット線が第1の状態のときに、第2の状態の信号を前記出力回路に出力する
ことを特徴とする半導体記憶回路。
[請求項6]
 請求項5記載の半導体記憶回路において、
 前記ゲート回路は、前記第1のローカルリードビット線および前記第2のローカルリードビット線が第1の電位のときに、前記第1の電位と異なる第2の電位を前記出力回路に出力する一方、前記第1のローカルリードビット線または前記第2のローカルリードビット線が前記第2の電位のときに、前記第1の電位の信号を前記出力回路に出力する
ことを特徴とする半導体記憶回路。
[請求項7]
 出力回路が共通のグローバルリードビット線に接続された複数の請求項1記載の半導体記憶回路を備え、
 前記各半導体記憶回路のゲート回路は、前記第1のローカルリードビット線および前記第2のローカルリードビット線に出力される信号と、カラムアドレス信号とに応じた信号を出力する
ことを特徴とする半導体記憶装置。
[請求項8]
 請求項7記載の半導体記憶装置において、
 前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、前記第1のトランジスタと直列に接続された前記第1導電型の第2のトランジスタを備え、
 前記各第2のトランジスタのゲートには、前記カラムアドレス信号が接続されている
ことを特徴とする半導体記憶装置。
[請求項9]
 半導体記憶回路のデータを検出するデータ検出方法であって、
 それぞれに複数のメモリセルが接続された第1および第2のローカルリードビット線をプリチャージするステップと、
 前記第1のローカルリードビット線と前記第2のローカルリードビット線との間に設けられた第1のトランジスタを導通させるステップと、
 前記第1のローカルリードビット線または前記第2のローカルリードビット線のうち、前記複数のメモリセルの中の読み出し対象となる第1のメモリセルが接続された方のローカルリードビット線のプリチャージを解除するステップと、
 前記プリチャージが解除されたローカルリードビット線に前記第1のメモリセルの状態が読み出され、当該読み出された第1のメモリセルの状態に応じて前記第1のトランジスタによる導通を遮断させるステップと、
 前記読み出された第1のメモリセルの状態に応じた信号をグローバルリードビット線に出力するステップとを備えている
ことを特徴とするデータ検出方法。
[請求項10]
 請求項9記載のデータ検出方法であって、
 前記プリチャージが解除されたローカルリードビット線に前記第1のメモリセルの状態が読み出された場合に、当該読み出された第1のメモリセルの状態に応じて前記第1および第2のローカルリードビット線に接続されたゲート回路の出力を所定の論理レベルに駆動するステップと、
 前記ゲート回路の出力の駆動にしたがって前記第1のトランジスタによる導通を遮断させるステップとをさらに備えている
ことを特徴とするデータ検出方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]