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1. (WO2018193699) 半導体記憶回路、半導体記憶装置及びデータ検出方法
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国際公開番号: WO/2018/193699 国際出願番号: PCT/JP2018/005541
国際公開日: 25.10.2018 国際出願日: 16.02.2018
IPC:
G11C 11/419 (2006.01) ,G11C 7/12 (2006.01) ,G11C 7/18 (2006.01)
G 物理学
11
情報記憶
C
静的記憶
11
特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21
電気的素子を用いるもの
34
半導体装置を用いるもの
40
トランジスタを用いるもの
41
正帰還によるセル,すなわちリフレッシングまたは電荷再生を必要としないセルを形成するもの,例.双安定マルチバイブレータまたはシュミットトリガ
413
周辺回路,例.アドレシング,復号化,駆動,書込み,検知,同期および低電力化用
417
電界効果型のメモリセル用
419
読出し-書込み回路(R-W)
G 物理学
11
情報記憶
C
静的記憶
7
デジタル記憶装置に情報を書き込みまたはデジタル記憶装置から情報を読み出す機構
12
ビット・ライン制御回路,例.ビットライン用の,ドライバ,ブースター,プルアップ回路,プルダウン回路,プレチャージング回路,イコライズ回路
G 物理学
11
情報記憶
C
静的記憶
7
デジタル記憶装置に情報を書き込みまたはデジタル記憶装置から情報を読み出す機構
18
ビット・ライン構成;ビットライン配置
出願人:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
発明者:
山上 由展 YAMAGAMI Yoshinobu; --
代理人:
特許業務法人前田特許事務所 MAEDA & PARTNERS; 大阪府大阪市北区堂島浜1丁目2番1号 新ダイビル23階 Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
優先権情報:
2017-08364820.04.2017JP
発明の名称: (EN) SEMICONDUCTOR STORAGE CIRCUIT, SEMICONDUCTOR STORAGE APPARATUS, AND DATA DETECTION METHOD
(FR) CIRCUIT DE STOCKAGE À SEMI-CONDUCTEURS, APPAREIL DE STOCKAGE À SEMI-CONDUCTEURS ET PROCÉDÉ DE DÉTECTION DE DONNÉES
(JA) 半導体記憶回路、半導体記憶装置及びデータ検出方法
要約:
(EN) A conductor storage circuit (A) has: a first precharging transistor (P11) and a plurality of first memory cells (MC) that are connected to a first local read-bit line; and a second precharging transistor (P12) and a plurality of second memory cells (MC) that are connected to a second local read-bit line. A signal generated in response to a signal outputted to the first and second local read-bit lines is outputted to a global read-bit line through a gate circuit and an output circuit. First transistors (P31, P32) having respective gates connected to the output of the gate circuit are provided between the first and second local read-bit lines.
(FR) L"invention concerne un circuit de stockage de conducteur (A) qui comprend : un premier transistor de préchargement (P11) et une pluralité de premières cellules de mémoire (MC) qui sont reliées à une première ligne de lecture bits locale ; et un second transistor de préchargement (P12) et une pluralité de secondes cellules de mémoire (MC) qui sont reliées à une seconde ligne de lecture bits locale. Un signal généré en réponse à un signal émis vers les première et seconde lignes de lecture bits locales est délivré en sortie à une ligne de lecture bits globale par l'intermédiaire d'un circuit de grille et d'un circuit de sortie. Des premiers transistors (P31, P32) comportant des grilles respectives reliées à la sortie du circuit de grille sont disposés entre les première et seconde lignes de lecture bits locales.
(JA) 導体記憶回路(A)は、第1のローカルリードビット線に接続された複数の第1のメモリセル(MC)および第1のプリチャージトランジスタ(P11)と、第2のローカルリードビット線に接続された複数の第2のメモリセル(MC)および第2のプリチャージトランジスタ(P12)とを有する。そして、第1のおよび第2のローカルリードビット線に出力される信号に応じた信号がゲート回路および出力回路を経由してグローバルリードビット線に出力される。第1および第2のローカルリードビット線の間には、ゲートがゲート回路の出力に接続された第1のトランジスタ(P31,P32)が設けられている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)