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1. (WO2018190071) 記憶装置
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国際公開番号: WO/2018/190071 国際出願番号: PCT/JP2018/010255
国際公開日: 18.10.2018 国際出願日: 15.03.2018
IPC:
H01L 21/8239 (2006.01) ,H01L 27/105 (2006.01) ,H01L 27/11507 (2017.01) ,H01L 27/11514 (2017.01) ,H01L 45/00 (2006.01) ,H01L 49/00 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
[IPC code unknown for ERROR IPC Code incorrect: invalid subgroup (0=>999999)!][IPC code unknown for ERROR IPC Code incorrect: invalid subgroup (0=>999999)!]
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
45
電位障壁または表面障壁をもたず,整流,増幅,発振またはスイッチングに特に適用される固体装置,例.誘電体三極素子;オブシンスキー効果装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
49
27/00~47/00および51/00に分類されず,他のサブクラスにも分類されない固体装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahicho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
野々口 誠二 NONOGUCHI, Seiji; JP
荒谷 勝久 ARATANI, Katsuhisa; JP
大場 和博 OHBA, Kazuhiro; JP
代理人:
特許業務法人つばさ国際特許事務所 TSUBASA PATENT PROFESSIONAL CORPORATION; 東京都新宿区新宿1丁目15番9号さわだビル3階 3F, Sawada Building, 15-9, Shinjuku 1-chome, Shinjuku-ku, Tokyo 1600022, JP
優先権情報:
2017-07825611.04.2017JP
発明の名称: (EN) STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE
(JA) 記憶装置
要約:
(EN) A storage device according to one embodiment of the present disclosure is provided with: a plurality of first wiring layers which extend in one direction; a plurality of second wiring layers which extend in another direction; and a plurality of memory cells which are provided in regions respectively facing the plurality of first wiring layers and the plurality of second wiring layers. Each one of the plurality of memory cells comprises a selective element layer, a storage element layer and an intermediate electrode layer that is arranged between the selective element layer and the storage element layer. At least one of the selective element layer, the storage element layer and the intermediate electrode layer is formed as a common layer for a plurality of memory cells that extend in the one direction or in another direction, while being adjacent to each other; and the intermediate electrode layer is configured to contain a nonlinear resistive material.
(FR) Selon un mode de réalisation de la présente invention, un dispositif de stockage comprend : une pluralité de premières couches de câblage qui s'étendent dans une direction ; une pluralité de secondes couches de câblage qui s'étendent dans une autre direction ; et une pluralité de cellules de mémoire qui sont disposées dans des régions faisant face respectivement à la pluralité de premières couches de câblage et à la pluralité de secondes couches de câblage. Chaque élément de la pluralité de cellules de mémoire comprend une couche d'élément sélectif, une couche d'élément de stockage et une couche d'électrode intermédiaire qui est disposée entre la couche d'élément sélectif et la couche d'élément de stockage. La couche d'élément sélectif, la couche d'élément de stockage et/ou la couche d'électrode intermédiaire se présentent sous la forme d'une couche commune pour une pluralité de cellules de mémoire qui s'étendent dans la première direction ou dans une autre direction, tout en étant adjacentes les unes aux autres ; et la couche d'électrode intermédiaire est configurée pour contenir un matériau résistif non linéaire.
(JA) 本開示の一実施形態の記憶装置は、一の方向に延伸する複数の第1の配線層と、他の方向に延伸する複数の第2の配線層と、複数の第1の配線層と複数の第2の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、選択素子層と記憶素子層との間に設けられた中間電極層とを有し、選択素子層、記憶素子層および中間電極層のうちの少なくとも1つは、一の方向または他の方向に延伸して隣り合う複数のメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を含んで形成されている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)