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1. (WO2018189943) 薄膜トランジスタ基板及びその製造方法
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国際公開番号: WO/2018/189943 国際出願番号: PCT/JP2017/039893
国際公開日: 18.10.2018 国際出願日: 06.11.2017
IPC:
H01L 21/336 (2006.01) ,G02F 1/1368 (2006.01) ,H01L 29/786 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
G 物理学
02
光学
F
光の強度,色,位相,偏光または方向の制御,例.スイッチング,ゲーテイング,変調または復調のための装置または配置の媒体の光学的性質の変化により,光学的作用が変化する装置または配置;そのための技法または手順;周波数変換;非線形光学;光学的論理素子;光学的アナログ/デジタル変換器
1
独立の光源から到達する光の強度,色,位相,偏光または方向の制御のための装置または配置,例.スィッチング,ゲーテイングまたは変調;非線形光学
01
強度,位相,偏光または色の制御のためのもの
13
液晶に基づいたもの,例.単一の液晶表示セル
133
構造配置;液晶セルの作動;回路配置
136
半導体の層または基板と構造上組み合された液晶セル,例.集積回路の一部を構成するセル
1362
アクティブマトリックスセル
1368
スイッチング素子が三端子の素子であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
山林 弘也 YAMARIN Hiroya; JP
古畑 武夫 FURUHATA Takeo; JP
井上 和式 INOUE Kazunori; JP
代理人:
吉竹 英俊 YOSHITAKE Hidetoshi; JP
有田 貴弘 ARITA Takahiro; JP
優先権情報:
2017-07881512.04.2017JP
発明の名称: (EN) THIN-FILM TRANSISTOR SUBSTRATE AND METHOD FOR MANUFACTURING SAME
(FR) SUBSTRAT DE TRANSISTOR À COUCHE MINCE ET SON PROCÉDÉ DE FABRICATION
(JA) 薄膜トランジスタ基板及びその製造方法
要約:
(EN) The purpose of the present invention is to provide a thin-film transistor substrate configured so as to suppress the intensity and amount of light being incident from an LED or the like onto a semiconductor channel layer. The TFT substrate (100) according to the present invention comprises a light shielding film (50A) provided, continuously and adjacently to a common electrode (5), below a drain electrode (8) in an area overlapping a drain electrode (7) in plan view. The TFT substrate (100) further comprises a light shielding film (50B) provided below a source electrode (8) in an area in which the source electrode (8) and the common electrode (5) overlap in plan view. Additionally, the TFT substrate (100) is equipped with a conductive light shielding film (50C) above a gate electrode (2) at a gate terminal section (30). The light shielding film (50C) is electrically connected to the gate electrode (2) and overlaps the gate electrode (2) in plan view.
(FR) L’objet de la présente invention est de réaliser un substrat de transistor à couche mince conçu de manière à supprimer l’intensité et la quantité de lumière qui est incidente depuis une diode électroluminescente ou similaire sur une couche semi-conductrice de canal. Le substrat (100) de TFT selon la présente invention comprend une pellicule de protection contre la lumière (50A) disposée, de manière continue et adjacente à une électrode commune (5), sous une électrode de drain (8) dans une zone superposée à une électrode de drain (7) en vue planaire. Le substrat (100) de TFT comprend en outre une pellicule de protection contre la lumière (50B) disposée sous une électrode de source (8) dans une zone dans laquelle l’électrode de source (8) et l’électrode commune (5) se superposent en vue planaire. Par ailleurs, le substrat (100) de TFT est équipé d’une pellicule conductrice de protection contre la lumière (50C) au-dessus d’une électrode de grille (2) à une section de borne de grille (30). La pellicule de protection contre la lumière (50C) est connectée électriquement à l’électrode de grille (2) et est superposée à l’électrode de grille (2) en vue planaire.
(JA) 本発明は、LED等の入射光が半導体チャネル層に入射する光強度、光量を抑制する構造の薄膜トランジスタ基板を提供することを目的とする。そして、本発明であるTFT基板(100)は、ドレイン電極(8)の下方において、ドレイン電極(7)と平面視重複する領域に、共通電極(5)に隣接して連続的に設けられる遮光膜(50A)を有する。さらに、TFT基板(100)は、ソース電極(8)の下方において、ソース電極(8)と共通電極(5)とが平面視重複する領域に設けられる遮光膜(50B)を有する。加えて、TFT基板(100)は、ゲート端子部(30)において、ゲート電極(2)の上方に導電性を有する遮光膜(50C)を備える。遮光膜(50C)は、ゲート電極(2)に電気的に接続し、かつ、ゲート電極(2)と平面視重複している。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)