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1. (WO2018181727) 半導体装置およびその製造方法、ならびに電力変換装置
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国際公開番号: WO/2018/181727 国際出願番号: PCT/JP2018/013282
国際公開日: 04.10.2018 国際出願日: 29.03.2018
IPC:
H01L 21/60 (2006.01) ,H01L 21/52 (2006.01) ,H01L 21/56 (2006.01) ,H01L 23/48 (2006.01) ,H01L 25/07 (2006.01) ,H01L 25/18 (2006.01) ,H02M 7/48 (2007.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50
サブグループ21/06~21/326の一つに分類されない方法または装置を用いる半導体装置の組立
60
動作中の装置にまたは装置から電流を流すためのリードまたは他の導電部材の取り付け
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50
サブグループ21/06~21/326の一つに分類されない方法または装置を用いる半導体装置の組立
52
容器中への半導体本体のマウント
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50
サブグループ21/06~21/326の一つに分類されない方法または装置を用いる半導体装置の組立
56
封緘,例.封緘層,被覆
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
48
動作中の固体本体からまたは固体本体へ電流を導く装置,例.リードまたは端子装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
07
装置がグループ29/00に分類された型からなるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
18
装置がグループ27/00~51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
H 電気
02
電力の発電,変換,配電
M
交流-交流,交流-直流または直流-直流変換装置,および主要な,または類似の電力供給システムと共に使用するための装置:直流または交流入力-サージ出力変換;そのための制御または調整
7
交流入力一直流出力変換;直流入力―交流出力変換
42
直流入力―交流出力変換であって非可逆的なもの
44
静止型変換器によるもの
48
制御電極をもつ放電管または制御電極をもつ半導体装置を用いるもの
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
小川 翔平 OGAWA, Shohei; JP
藤野 純司 FUJINO, Junji; JP
大島 功 OSHIMA, Isao; JP
石川 悟 ISHIKAWA, Satoru; JP
重本 拓巳 SHIGEMOTO, Takumi; JP
代理人:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島三丁目2番4号 中之島フェスティバルタワー・ウエスト Nakanoshima Festival Tower West, 2-4, Nakanoshima 3-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
優先権情報:
2017-06750630.03.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR, AND POWER CONVERSION DEVICE
(FR) DISPOSITIF À SEMICONDUCTEURS ET PROCÉDÉ DE FABRICATION ASSOCIÉ, ET DISPOSITIF DE CONVERSION DE PUISSANCE
(JA) 半導体装置およびその製造方法、ならびに電力変換装置
要約:
(EN) In this method for manufacturing a semiconductor device (101), a plurality of first temporary fixture parts (3) are supplied onto the surface of a substrate (1) to be scattered at intervals. A first solder layer (4), which is processed into a plate shape and is to become a first solder joint, is placed so as to be in contact with upper portions of the plurality of first temporary fixture parts (3). A semiconductor chip (5) is placed on the first solder layer (4). Further thereon, a wiring member (9) having a flat plate shape is placed via second temporary fixture parts (7) and a second solder layer (8). In a reflow step, the substrate (1), the semiconductor chip (5), and the wiring member (9) are joined to one another by means of solder.
(FR) La présente invention concerne un procédé de fabrication d'un dispositif à semiconducteurs (101), une pluralité de premières parties de fixation temporaire (3) étant fournies sur la surface d'un substrat à diffuser à des intervalles. Une première couche de soudure (4), qui est traitée en une forme de plaque et est destinée à devenir un premier joint de soudure, est placée de manière à être en contact avec des parties supérieures de la pluralité de premières parties de fixation temporaire (3). Une puce semiconductrice (5) est placée sur la première couche de soudure (4). En outre, un élément de câblage (9) ayant une forme de plaque plate est mis en place par l'intermédiaire de secondes parties de fixation temporaire (7) et d'une seconde couche de soudure (8). Dans une étape de refusion, le substrat (1), la puce semiconductrice (5) et l'élément de câblage (9) sont reliés l'un à l'autre au moyen d'une soudure.
(JA) 半導体装置(101)の製造方法においては、基板(1)の表面上に複数の第1の仮固定部(3)が、互いに間隔をあけて点在するように供給される。複数の第1の仮固定部(3)の上に接するように、第1のはんだ接合部となるべき、板状に加工された第1のはんだ層(4)が載置される。第1のはんだ層(4)の上に半導体チップ(5)が載置される。その上にさらに第2の仮固定部(7)および第2のはんだ層(8)を介して平板状の配線部材(9)が載置される。リフロー工程により基板(1)と半導体チップ(5)と配線部材(9)とがはんだ接合される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)