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1. (WO2018181552) ウェハ上のアライメントマークを用いる半導体パッケージの製造方法

Pub. No.:    WO/2018/181552    International Application No.:    PCT/JP2018/012931
Publication Date: Fri Oct 05 01:59:59 CEST 2018 International Filing Date: Thu Mar 29 01:59:59 CEST 2018
IPC: H01L 21/68
H01L 23/12
Applicants: NATIONAL INSTITUTE OF ADVANCED INDUSTRIAL SCIENCE AND TECHNOLOGY
国立研究開発法人産業技術総合研究所
Inventors: HARA Shiro
原 史朗
KHUMPUANG Sommawan
クンプアン ソマワン
IMURA Fumito
居村 史人
Title: ウェハ上のアライメントマークを用いる半導体パッケージの製造方法
Abstract:
ウェハを基板上に取り付けてパッケージするまでの位置合わせが精度良くできる半導体パッケージの製造方法および半導体パッケージを提供する。本発明は、第1のアライメントマーク22およびDカットOを基準としてパッケージ基板T上にウェハWを取り付けてから、第1のアライメントマーク22を露出させた状態でウェハW上にモールド樹脂層32を形成する。モールド樹脂層32から露出したDカットOを基準としてモールド樹脂層32の一部を除去して第1のアライメントマーク22を視認可能とする。第1のアライメントマーク22を基準として第2のアライメントマーク34をモールド樹脂層32上に形成する。第2のアライメントマーク34を基準として、パッド部Pに導通するCu再配線層39をモールド樹脂層32上に形成する。