このアプリケーションの一部のコンテンツは現時点では利用できません。
このような状況が続く場合は、にお問い合わせくださいフィードバック & お問い合わせ
1. (WO2018181264) アクティブマトリクス基板、及びそれを備えた表示装置
Document

明 細 書

発明の名称 アクティブマトリクス基板、及びそれを備えた表示装置

技術分野

0001  

背景技術

0002  

発明の開示

0003   0004   0005   0006  

図面の簡単な説明

0007  

発明を実施するための形態

0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082  

請求の範囲

1   2   3   4   5   6   7   8  

図面

1   2   3   4   5   6   7   8A   8B   9   10   11  

明 細 書

発明の名称 : アクティブマトリクス基板、及びそれを備えた表示装置

技術分野

[0001]
 本発明は、アクティブマトリクス基板、及びそれを備えた表示装置に関する。

背景技術

[0002]
 国際公開第2016/080541号公報には、画素内に、ゲート線を駆動するゲートドライバが設けられたアクティブマトリクス基板が開示されている。ゲートドライバを構成するスイッチング素子等の回路素子は、ゲートドライバを駆動するための制御信号を供給する制御配線と接続されている。各画素には、ゲート線及びソース線と当該画素の画素電極とに接続された画素制御素子が設けられている。一のゲート線に接続された画素制御素子のうち、一部の画素制御素子は、ソース線と接続される向きが他の画素制御素子と反対向きである。また、その一部の画素制御素子と接続されたソース線は、その画素制御素子が設けられた画素の開口部に設けられる。

発明の開示

[0003]
 国際公開第2016/080541号公報の場合、一部のソース線は、画素の開口部に設けられる。そのため、一部のソース線間の間隔は、他のソース線間の間隔よりも広くなり、ゲートドライバの回路素子を配置しやすい。しかしながら、国際公開第2016/080541号公報では、同じゲート線に接続された画素制御素子のソース線に接続される向きが同じでない。そのため、例えば、ゲート層とソース層を形成する際にレイヤずれが生じると、画素制御素子がゲート線とソース線とに接続される部分の面積がばらつき、画素制御素子に接続された画素電極とゲート線の容量がばらつく。その結果、画素制御素子がオフになるときの画素の引き込み電圧がばらつき、縦縞状の表示不良が生じる。
[0004]
 本発明は、ゲート線を駆動する駆動回路を画素内に配置しやすく、且つ縦縞状の表示不良を軽減し得る技術を提供することを目的とする。
[0005]
 本発明に係るアクティブマトリクス基板は、複数のゲート線と、複数のソース線と、画素電極がそれぞれ配置され、開口部と遮光部とを有する複数の画素からなる表示領域と、を有するアクティブマトリクス基板であって、前記複数の画素のそれぞれの遮光部に設けられ、一のゲート線と一のソース線と一の画素電極とに接続された複数の画素用スイッチング素子と、前記複数のゲート線のそれぞれに対して設けられ、供給される制御信号に応じて、対応する一のゲート線を選択状態又は非選択状態に切り替える複数の駆動回路と、を備え、駆動回路は、スイッチング素子を含む複数の駆動回路用素子を有し、前記複数の駆動回路用素子は、前記表示領域の一部の領域における遮光部に配置され、少なくとも一の駆動回路用素子が設けられた設置画素の行における画素用スイッチング素子間の間隔は均一でなく、同じゲート線と接続された画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向にある。
[0006]
 本発明の構成によれば、ゲート線を駆動する駆動回路を画素内に配置しやすく、且つ縦縞状の表示不良を軽減することができる。

図面の簡単な説明

[0007]
[図1] 図1は、実施形態に係る液晶表示装置の概略構成を示した模式図である。
[図2] 図2は、図1に示すアクティブマトリクス基板の概略構成を示す模式図である。
[図3] 図3は、図2に示す画素の概略構成を示す模式図である。
[図4] 図4は、図2に示すゲートドライバの概略配置例を示す模式図である。
[図5] 図5は、図4に示すゲートドライバの等価回路を例示した図である。
[図6] 図6は、図4に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
[図7] 図7は、図5に示すゲートドライバの回路素子を表示領域に配置した場合の配置例を示す模式図である。
[図8A] 図8Aは、ゲートドライバの回路素子が配置された画素を含む一部の画素を拡大した模式図である。
[図8B] 図8Bは、ゲートドライバの回路素子が配置された行における画素用TFTピッチを説明する図である。
[図9] 図9は、第2の実施形態におけるゲートドライバが配置された行の一部を示す模式図である。
[図10] 図10は、第3の実施形態におけるゲートドライバが配置された行の一部を示す模式図である。
[図11] 図11は、第4の実施形態におけるゲートドライバが配置された行の一部を示す模式図である。

発明を実施するための形態

[0008]
 本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線と、複数のソース線と、画素電極がそれぞれ配置され、開口部と遮光部とを有する複数の画素からなる表示領域と、を有するアクティブマトリクス基板であって、前記複数の画素のそれぞれの遮光部に設けられ、一のゲート線と一のソース線と一の画素電極とに接続された複数の画素用スイッチング素子と、前記複数のゲート線のそれぞれに対して設けられ、供給される制御信号に応じて、対応する一のゲート線を選択状態又は非選択状態に切り替える複数の駆動回路と、を備え、駆動回路は、スイッチング素子を含む複数の駆動回路用素子を有し、前記複数の駆動回路用素子は、前記表示領域の一部の領域における遮光部に配置され、少なくとも一の駆動回路用素子が設けられた設置画素の行における画素用スイッチング素子間の間隔は均一でなく、同じゲート線と接続された画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向にある(第1の構成)。
[0009]
 第1の構成によれば、アクティブマトリクス基板は、表示領域の一部の領域の遮光部に、ゲート線を選択状態又は非選択状態に切り替える駆動回路を備える。駆動回路に含まれる駆動回路用素子が配置された画素の行における画素用スイッチング素子の間隔は均一でない。そのため、全てのソース線が直線状であって画素用スイッチング素子の間隔が均等である場合と比べ、駆動回路用素子を画素内に配置しやすい。また、同じゲート線に接続された各画素用スイッチング素子はソース線に対して同じ方向に接続される。そのため、ゲート層とソース層とのレイヤずれが生じたとしても、画素用スイッチング素子がオフになるときの画素の引き込み電圧がばらつきにくく、表示不良が生じにくい。
[0010]
 第1の構成において、前記複数のソース線のうち、前記設置画素の画素用スイッチング素子と接続されるソース線は、当該設置画素の開口部と前記駆動回路用素子とを避けるように屈曲していることとしてもよい(第2の構成)。
[0011]
 第2の構成によれば、駆動回路用素子が配置される画素の画素用スイッチング素子と他の画素の画素用スイッチング素子とをソース線に対して同じ方向に配置しやすい。
[0012]
 第1または第2の構成において、前記設置画素の画素電極は、前記駆動回路用素子が設けられていない非設置画素の画素電極と、前記画素用スイッチング素子が接続されるコンタクト部分の形状が異なることとしてもよい(第3の構成)。
[0013]
 第3の構成によれば、駆動回路用素子が配置される画素の画素用スイッチング素子と画素電極とを確実に接続しやすい。
[0014]
 第1から第3のいずれかの構成において、前記画素電極において、前記画素用スイッチング素子と接続されるコンタクト部分のゲート線の延伸方向の幅は、開口部における当該画素電極のゲート線の延伸方向の幅よりも狭いこととしてもよい(第4の構成)。
[0015]
 第4の構成によれば、画素電極のゲート線の延伸方向の幅が均一である場合と比べ、画素電極の容量が低減され、画素にデータを書き込む際の消費電力を低減できる。
[0016]
 第1から第3のいずれかの構成において、前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素と他の画素との境界に対し、当該他の画素と反対側にある画素の開口部に設けられ、前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置されていることとしてもよい(第5の構成)。
[0017]
 第5の構成によれば、ソース線を跨ぐことなく駆動回路用素子を複数の画素に跨って配置することができるので、駆動回路用素子のサイズを大きくしたり、複数の駆動回路素子をまとめて配置することができる。
[0018]
 第1から第3のいずれかの構成において、前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素に対し、他の画素と反対側にある隣接画素と当該一の画素との間の遮光領域に設けられ、前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置され、画素電極における前記画素用スイッチング素子とのコンタクト部分は、当該画素電極の開口部に配置された部分に対して一の方向に伸びた形状を有することとしてもよい(第6の構成)。
[0019]
 第6の構成によれば、第5の構成よりも駆動回路用素子が配置される画素のソース線の間隔を広げることができるので、駆動回路用素子を配置しやすい。また、画素電極のコンタクト部分は一の方向に伸びた形状であるため、画素用スイッチング素子をソース線に接続する方向を揃えやすく、ゲート層とソース層のレイヤずれによる表示品位の低下を抑制できる。
[0020]
 第1から第6のいずれかの構成において、前記駆動回路用素子に含まれるスイッチング素子、及び前記画素用スイッチング素子は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、及び酸素(O)を含む酸化物半導体を半導体材料として含むこととしてもよい(第7の構成)。
[0021]
 第7の構成によれば、駆動回路用素子としてのスイッチング素子や画素用スイッチング素子の半導体材料として、アモルファスシリコン(a-Si)、LTPS(Low Temperature Poly-silicon)を用いる場合と比べ、画素の高精細化及び高開口率化を実現することができる。
[0022]
 本発明の一実施形態に係る表示装置は、第1から第7のいずれかのアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する(第8の構成)。
[0023]
 以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
[0024]
<第1の実施形態>
 (液晶表示装置の構成)
 図1は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置1は、表示パネル2、ソースドライバ3、表示制御回路4、及び電源5を有する。表示パネル2は、アクティブマトリクス基板20aと、対向基板20bと、これら基板に挟持された液晶層(図示略)とを有する。図1において図示を省略しているが、アクティブマトリクス基板20aと対向基板20bとを挟むように、一対の偏光板が設けられている。また、対向基板20bには、共通電極と、ブラックマトリクス(BM)と、赤(R)、緑(G)、青(B)の3色のカラーフィルタ(いずれも図示略)が形成されている。
[0025]
 図1に示すように、アクティブマトリクス基板20aは、フレキシブル基板に形成されたソースドライバ3と電気的に接続されている。表示制御回路4は、表示パネル2、ソースドライバ3、及び電源5と電気的に接続されている。表示制御回路4は、ソースドライバ3と、アクティブマトリクス基板20aに設けられた後述の駆動回路(以下、ゲートドライバと称する)とに制御信号を出力する。電源5は、表示パネル2、ソースドライバ3、及び表示制御回路4と電気的に接続されており、各々に電源電圧信号を供給する。
[0026]
 (アクティブマトリクス基板の構成)
 図2は、アクティブマトリクス基板20aの概略構成を示す模式図である。アクティブマトリクス基板20aにおいて、X軸方向の一端から他端までM(M:自然数)本のゲート線13(1)~13(M)が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線13と称する。また、アクティブマトリクス基板20aには、各ゲート線13と交差するように複数のソース線15が形成されている。
[0027]
 図3は、アクティブマトリクス基板20aにおける一部の画素の概略構成を示す模式図である。図3に示すように、各画素PIXには、1つの画素電極14が配置される。画素PIXには、ゲート線13及びソース線15と画素電極14とに接続された薄膜トランジスタ10(TFT:Thin Film Transistor)(以下、画素用TFT)を備える。各画素PIXは、カラーフィルタのいずれかの色に対応し、ゲート線13の延伸方向に、R,G,Bの順に配列されている。
[0028]
 画素用TFT10がオンになると、ソースドライバ3(図2参照)からソース線15を介してデータ信号電圧が画素電極14に入力される。共通電極(図示略)は、表示制御回路4(図1参照)によって所定の電圧が印加される。画素PIXの電位は、ゲート線13の電位変化に応じて、ソース線15の電位と、画素電極14とゲート線13との間の容量Cgdと、画素電極14と共通電極(図示略)との間の容量Ccomとによって制御される。
[0029]
 図4は、アクティブマトリクス基板20a上に設けられるゲートドライバの概略配置例を示す模式図である。図4では、便宜上、ソース線15の図示を省略している。
[0030]
 図4に例示するように、ゲート線13ごとに、一のゲートドライバ11が設けられ、ゲートドライバ11は、対応するゲート線13を選択状態又は非選択状態に切り替える。以下、ゲート線13を選択状態に切り替えることをゲート線の駆動とも称することがある。
[0031]
 1行目のゲート線13を駆動するゲートドライバ11を除き、各ゲートドライバ11は、駆動するゲート線13と、当該ゲート線13に隣接するゲート線13との間に配置される。奇数番目のゲート線13(13(1)、(3)、(5)・・・)に接続されたゲートドライバ11は、制御配線16を介して互いに接続されている。また、偶数番目のゲート線13(13(2)、(4)、(6)・・・)に接続されたゲートドライバ11は制御配線16を介して互いに接続されている。
[0032]
 アクティブマトリクス基板20aにおいて、ソースドライバ3が設けられている辺の額縁領域には、端子部12g,12sが設けられている。端子部12gは、表示制御回路4及び電源5と接続されている。また、端子部12sは、表示制御回路4、ソースドライバ3、及びソース線15(図2参照)と接続されている。
[0033]
 表示制御回路4は、制御信号として、1水平走査期間ごとに、電位がHレベル(VDD)とLレベル(VSS)とを繰り返す信号(以下、クロック信号)と、クロック信号のHレベルと同じ電位の信号(以下、リセット信号)とを端子部12gへ供給する。
[0034]
 電源5は、電源電圧信号をソースドライバ3及び端子部12gに供給する。
[0035]
 端子部12gは、供給される制御信号及び電源電圧信号等の信号を受け取り、制御配線16を介して、各ゲートドライバ11に各信号を供給する。ゲートドライバ11は、供給される信号に応じて、対応するゲート線13に対し、選択状態と非選択状態の一方を示す電圧信号を出力する。ソースドライバ3は、表示制御回路4から入力される信号に応じて、端子部12sを介し、各ソース線15(図2参照)にデータ信号を出力する。
[0036]
 (ゲートドライバの構成)
 次に、ゲートドライバ11の構成について説明する。図5は、ゲート線13(n)を駆動するゲートドライバ11(n)の等価回路を例示した図である。
[0037]
 図5に示すように、ゲートドライバ11は、スイッチング素子として、アルファベットのA~Eで示す薄膜トランジスタ(TFT:Thin Film Transistor)(以下、TFT-A~TFT-E)と、キャパシタCbstと、ゲートドライバ11の内部配線であるnetAとを有する。
[0038]
 TFT-Bのドレイン端子は前段のゲート線13(n-1)に接続され、ゲート端子は、クロック信号CKBを供給する制御配線16に接続され、ソース端子は、netAに接続される。TFT-Bは、クロック信号CKB及びゲート線13(n-1)の電位に応じて、netAの電位の上げ下げを制御する。
[0039]
 TFT-Aのドレイン端子はnetAに接続され、ゲート端子は、リセット信号CLRを供給する制御配線16に接続され、ソース端子は電源電圧信号VSSの制御配線16に接続される。TFT-Aは、リセット信号CLRにより指定されるタイミングで、netAの電位を電源電圧信号VSSのレベルにする。
[0040]
 TFT-Eのゲート端子は、netAに接続され、ドレイン端子は、クロック信号CKAを供給する制御配線16に接続され、ソース端子は、ゲート線13(n)に接続される。
[0041]
 TFT-Dのドレイン端子は、ゲート線13(n)に接続され、ゲート端子は、リセット信号CLRを供給する制御配線16に接続され、ソース端子は、電源電圧信号VSSを供給する制御配線16に接続される。
[0042]
 TFT-Cのドレイン端子は、ゲート線13(n)に接続され、ゲート端子は、クロック信号CKBを供給する制御配線16に接続され、ソース端子は、電源電圧信号VSSを供給する制御配線16に接続される。
[0043]
 キャパシタCbstは、一方の電極がnetA(n)と接続され、他方の電極がゲート線13(n)と接続されている。キャパシタCbstは、TFT-Eから出力されるクロック信号CKAの電位に応じて、netA(n)の電位を昇圧させる。
[0044]
 なお、次段及び前段のゲート線13(n+1)、13(n-1)では、クロック信号CKAとCKBの接続が入れ替わる。例えば、次段及び前段では、TFT-Eのドレイン端子は、クロック信号CKBを供給する制御配線16と接続され、TFT-B及びTFT-Cのゲート端子は、クロック信号CKAを供給する制御配線16と接続される。
[0045]
 リセット信号CLRは、例えば、ゲート線の走査開始前に一定期間、Hレベルとなる信号であり、この場合、1垂直期間ごとに、リセット信号CLRはHレベルとなる。リセット信号CLRがHレベルになることにより、netA及びゲート線13をLレベル(電源電圧信号VSSのレベル)にリセットする。また、1垂直期間の初め、1段目のゲート線13(1)に対しては、セット信号Sとして、GSP(ゲートスタートパルスgate start pulse)が表示制御回路4から入力される。
[0046]
 (ゲートドライバの動作例)
 以下、ゲートドライバ11(n)がゲート線13(n)を駆動する際の動作を説明する。図6は、ゲートドライバ11(n)がゲート線13(n)を駆動する際のタイミングチャートである。
[0047]
 時刻t1において、前段のゲート線13(n-1)が選択状態となり、クロック信号CKAがLレベル、クロック信号CKBがHレベルとなる。これにより、TFT-Bがオン状態となり、ゲート線13(n-1)のHレベルの電位がTFT-Bのドレイン端子に入力され、netAがHレベルに充電される。また、TFT-Eはオフ状態となるため、netAの電位は下がらずに維持される。この間、TFT-Cはオン状態となっているため、ゲート線13(n)の電位はLレベルとなる。
[0048]
 時刻t2において、クロック信号CKAがHレベルとなり、クロック信号CKBがLレベルとなると、TFT-Eがオン状態となり、TFT-Cがオフ状態となる。netAとゲート線13(n)との間にはキャパシタCbstが設けられているため、TFT-Fのドレインの電位の上昇に伴って、netAはクロック信号CKAのHレベルより高い電位まで充電される。この間、クロック信号CKAのHレベルの電位がゲート線13(n)に出力される。これにより、ゲート線13(n)は、選択された状態となり、次段のゲート線13(n+1)を駆動するゲートドライバ11(n+1)に、セット信号Sとして、ゲート線13(n)のHレベルの電位が出力される。
[0049]
 時刻t3において、クロック信号CKAがLレベルとなり、クロック信号CKBがHレベルになると、TFT-Bがオン状態となり、netAは、Lレベルに充電される。また、TFT-Eがオフ状態、TFT-Cがオン状態になるので、ゲート線13(n)は、Lレベルに充電され、非選択状態に切り替えられる。その後、クロック信号CKBとTFT-Cにより、ゲート線13(n)はLレベルの電位に維持される。
[0050]
 (回路素子の配置例)
 次に、ゲートドライバ11の回路素子の配置例について説明する。図7は、ゲートドライバ11の回路素子を、表示領域に配置した場合の配置例を示す模式図である。
[0051]
 図7では、ゲート線13(n-2)~ゲート線13(n+1)のそれぞれを駆動するゲートドライバ11(n-2)~ゲートドライバ11(n+1)の配置例が示されている。
[0052]
 図7に示すように、各ゲートドライバ11は、当該ゲートドライバ11が駆動するゲート線13と、その前段のゲート線13との間の行に配置される。また、ゲートドライバ11(n-2)とゲートドライバ11(n)は、共通の制御配線16を介して互いに接続され、ゲートドライバ11(n-1)とゲートドライバ11(n+1)は、共通の制御配線16を介して互いに接続されている。
[0053]
 アルファベットA~Eで示すTFT-A~TFT-E、及びキャパシタCbstの回路素子は、同じ行の異なる画素に配置されている。ここで、ゲートドライバ11の回路素子が配置される画素(以下、設置画素とも言う)の構成を具体的に説明する。
[0054]
 (画素の具体的な構成)
 図8Aは、ゲートドライバ11の回路素子が配置された画素を含む一部の画素を拡大した模式図である。
[0055]
 図8Aに示すように、破線枠で示す矩形形状の各画素PIXは、対向基板20b側に設けられたブラックマトリクスBMによって一部の領域が遮光され、画素電極14が設けられた領域に開口部Paが設けられている。
[0056]
 各画素PIXのそれぞれは、矩形形状の画素電極14と、ゲート線13とソース線15とに接続された画素用TFT10とが設けられる。画素用TFT10のドレインと画素電極14は、コンタクトホールCHを介して接続されている。図8Aに示すように、各ゲート線13と接続された画素用TFT10は、ソース線15の右側に配置されるようにソース線15と接続される。つまり、同じゲート線13に接続された各画素用TFT10のドレインは、ソース線15に対して同じ方向に配置される。
[0057]
 ゲート線13、ソース線15、画素用TFT10、及び回路素子110はブラックマトリクスBMに覆われた遮光領域に配置される。また、回路素子110と接続される、ゲート線13に略平行な内部配線netAは遮光領域に配置されるが、回路素子110と接続される。回路素子110と接続される、ソース線15に略平行な制御配線16は、回路素子110が設けられた画素の開口部Paに配置される。
[0058]
 図8Aに示すように、本実施形態では、回路素子110が配置される画素PIXの画素用TFT10と接続されたソース線15(15a)は、画素PIXの開口部と回路素子110とを避けるように屈曲している。具体的には、回路素子110が配置された領域におけるソース線間隔が、開口部Paが設けられた領域におけるソース線間隔よりも広くなるように、ソース線15aは、遮光領域において左側の画素との境界を跨いで屈曲している。
[0059]
 なお、本実施形態において、横方向(ゲート線の延伸方向)に隣接する画素の境界は、隣接する画素の開口部Paと開口部Paとの間の遮光領域を略二分する位置である。
[0060]
 また、ソース線15aの屈曲により、ソース線15aと接続される画素用TFT10も隣接画素の境界を跨いで配置される。その結果、回路素子110が設けられた画素PIXの行は、画素用TFT10の間隔が狭い部分と広い部分とを有する。具体的には、図8Bに示すように、回路素子110の設置画素の行における画素用TFT10の半導体層10a間の距離(以下、画素用TFTピッチ)W1、W2、W3は、W2<W1<W3の関係を有する。つまり、回路素子110の設置画素の行は、屈曲していないソース線15に接続された画素用TFT10の間の画素用TFTピッチW1を基準とすると、画素用TFTピッチが狭い部分(W2)と広い部分(W1)とが存在し、均一でない。
[0061]
 第1の実施形態では、ソース線15aを屈曲させてソース線間隔が広くなった分だけ回路素子110を配置する領域が広がり、回路素子110を、ソース線15を跨ぐことなく、2つの画素に亘って配置させることができる。そのため、ゲートドライバ11を構成するTFTのサイズを大きくしたり、複数のTFTをまとめて配置することができる。なお、複数のTFTをまとめて配置する際、ソース線15を跨ぐようにTFTをつなげて配置した場合、TFTをつなぐ配線とソース線15とが交差する交差部分においてリーク電流が発生しやすく、歩留まり低下の原因となる。また、交差部分の寄生容量が増大し、消費電力が増大する。本実施形態では、ソース線15を跨ぐことなく、回路素子110を複数の画素に跨って配置させることができるので、このような問題は生じない。
[0062]
 また、同じゲート線13と接続された画素用TFT10のドレインが、接続されるソース線15に対して同じ方向となるように、画素用TFT10はソース線15と接続される。そのため、ゲート層とソース層とのレイヤずれが生じても画素電極14とゲート線13の容量のばらつきの程度が同等となり、画素用TFT10がオフになるときの画素の引き込み電圧がばらつきにくく、縦縞状の表示不良が生じにくい。
[0063]
<第2の実施形態>
 本実施形態では、画素電極の形状が第1の実施形態とは異なる例について説明する。図9は、ゲートドライバ11の回路素子が設けられた設置画素の行の一部を示す模式図である。図9において、第1の実施形態と同様の構成には第1の実施形態と同じ符号が付されている。
[0064]
 第1の実施形態における画素電極14(図8A、8B参照)は矩形形状であり、画素電極14のゲート線13の延伸方向の幅は、画素用TFT10が接続されるコンタクト部分と開口部Paの部分とで同等である。これに対し、本実施形態における画素電極141は、図9に示すように、画素用TFT10と接続されるコンタクト部分が凸状の非矩形形状を有する。より具体的には、画素電極141は、少なくとも開口部Paの部分の幅Waよりも画素用TFT10が接続されるコンタクト部分の幅Wbの方が小さく、画素電極141のゲート線13の延伸方向の幅が均一ではない。
[0065]
 また、設置画素PIXの画素電極141のコンタクト部分は、他の画素電極141よりも、当該画素電極141の開口部Paに設けられる部分に対して左寄り(ソース線15aの側)に配置されており、他の画素電極141と形状が異なる。但し、全ての画素電極141の面積は同等である。
[0066]
 このように、画素電極141の画素用TFT10とのコンタクト部分の幅を、開口部Paが設けられた部分の幅よりも狭くすることで、第1の実施形態より画素容量を小さくすることができる。その結果、画素の充電に必要な電荷が減り、画素にデータを書き込む際の消費電力を低減することができる。
[0067]
 また、各画素PIXにおける画素用TFT10のサイズや形状が同等である場合、設置画素の画素電極14と接続される画素用TFT10のドレインの位置は、他の画素の画素用TFT10よりも屈曲したソース線15aの側にずれる。この場合に、設置画素の画素電極141を他の画素の画素電極141と同様の形状とすると、設置画素の画素用TFT10のドレインと画素電極141とが適切に接続されず、画像を表示できない場合がある。本実施形態では、設置画素の画素電極141における画素用TFT10とのコンタクト部分が、他の画素電極141のコンタクト部分よりも、ソース線15aの側にずれた位置に設けられているため、画素電極141と画素用TFT10のドレインとを確実に接続することができる。従って、本実施形態では、画素にゲートドライバ11の回路素子を配置しやすく、且つ、表示品位を損なうことなく消費電力を軽減することができる。
[0068]
 <第3の実施形態>
 上述した第1及び第2の実施形態では、ソース線を画素の境界の遮光領域に配置する例を説明したが、本実施形態では、回路素子110が設けられる少なくとも一の画素の画素用TFT10と接続されるソース線を画素の開口部に配置する例について説明する。
[0069]
 図10は、本実施形態におけるゲートドライバ11の回路素子が設けられた設置画素の行の一部を示す模式図である。図10において、第2の実施形態と同様の構成には第2の実施形態と同じ符号が付されている。
[0070]
 図10に示すように、ゲートドライバ11の回路素子110と接続された制御配線16は、画素PIX2と画素PIX3の間の遮光領域に配置され、回路素子110は、画素PIX1~画素PIX3の各境界を跨いで配置されている。また、画素PIX3の画素用TFT10と接続されるソース線15(15b)は、画素PIX3の開口部Paに配置されている。つまり、回路素子110が設けられる複数の画素PIX2、PIX3のうち、一方の画素PIX3の画素用TFT10と接続されるソース線15bは、画素PIX2と画素PIX3の境界に対して画素PIX2と反対側にある画素PIX2の開口部Paに配置される。従って、ソース線15bが画素PIX2とPIX3の境界に配置される場合よりも回路素子110を配置する領域を広げることができる。
[0071]
 画素PIX1~PIX4の画素電極142(142A~142D)のそれぞれは、第2の実施形態と同様、開口部Paにおける幅Waよりも画素用TFT10とのコンタクト部分の幅Wbが狭くなっている。また、この例においては、画素電極142B、142Cは、他の画素電極142A、142Dと形状が異なる。具体的には、画素電極142Bにおける画素用TFT10とのコンタクト部分は、画素電極142Bの左端に設けられているのに対し、画素電極142Dのコンタクト部分は、画素電極142Dの右端に設けられている。画素PIX1~PIX4の画素用TFT10は、接続されるソース線15に対して右側にドレインが配置されるように接続されている。
[0072]
 この場合、画素PIX1とPIX2の画素用TFT10の間の画素用TFTピッチW11と、画素PIX2とPIX3の画素用TFT10の間の画素用TFTピッチW12と、画素PIX3とPIX4の画素用TFT10の間の画素用TFTピッチW13は、W13<W11<W12の関係を有する。
[0073]
 第3の実施形態では、回路素子110を配置する2つの画素の一方の画素の画素用TFT10と接続されるソース線15aを屈曲させ、他方の画素の画素用TFT10と接続されるソース線15bを当該他方の画素の開口部に配置し、2つの画素の境界の遮光領域に回路素子110と接続される制御配線16を配置した。これにより、ソース線15を跨ぐ
ことなく、第1及び第2の実施形態よりも広い領域に回路素子110を配置することができる。そのため、第1及び第2の実施形態よりもサイズが大きい回路素子110を配置したり、より多くの回路素子110をまとめて配置することができる。
[0074]
<第4の実施形態>
 本実施形態では、第3の実施形態とは異なる画素の構造について説明する。図11は、本実施形態におけるゲートドライバ11の回路素子が設けられた設置画素の行の一部を示す模式図である。図11において、第3の実施形態と同様の構成には第3の実施形態と同じ符号が付されている。
[0075]
 図11に示すように、ソース線15c~15eはいずれも屈曲している。特に、回路素子110が設けられた画素PIX2及びPIX3のうち、画素PIX3の画素用TFT10と接続されるソース線15cは、他のソース線15d、15eよりも大きく屈曲し、画素PIX3と画素PIX4の間の遮光領域に配置されている。一方、画素PIX4の画素用TFT10と接続されるソース線15dは、画素PIX4の開口部Paに設けられ、画素PIX1の画素用TFT10と接続されるソース線15eも、画素PIX1の開口部Paに設けられている。そして、回路素子110と接続された制御配線16は、画素PIX2とPIX3の境界に配置されている。
[0076]
 なお、この例では、ソース線15d、15eも屈曲されているが、これらソース線は直線状であってもよい。回路素子110や制御配線16が設けられる画素の画素電極と接続される少なくとも一のソース線が屈曲されていればよい。
[0077]
 このように、回路素子110が配置される画素PIX2、PIX3のうち、一方の画素PIX3のソース線15cを、当該画素PIX3と、他方の画素PIX2と反対側の画素PIX4との間に配置することで、ソース線15cを跨ぐことなく、第3の実施形態よりも広い領域に回路素子110を配置することができる。
[0078]
 また、図11に示すように、本実施形態における画素電極143(143A~D)の画素用TFT10とのコンタクト部分は、ゲート線13が延伸する一の方向に伸びたL字形状を有し、コンタクト部分の幅Wcは、第2の実施形態のコンタクト部分の幅Wb(図10参照)よりも広い。各画素電極143A~Dの面積は同等であるが、画素電極143B以外の各画素電極143A、C、Dのコンタクト部分は隣接画素まで配置され、2つの画素の境界を跨いでいる。さらに、回路素子110が配置される一方の画素PIX3の画素電極143Cの形状は他の画素電極143と異なる。
[0079]
 つまり、図11に示すように、画素電極143Cのコンタクト部分は、他の画素電極143のコンタクト部分よりも、開口部Paに設けられる画素電極143Cの部分に対して右寄りに配置されている。このように構成することで、画素電極143Cと接続される画素用TFT10のドレインがソース線15Cに対して右側に配置されるように画素用TFT10をソース線15Cに接続することができる。これにより、同じゲート線13に接続された画素用TFT10をソース線15に接続する向きを揃えることができ、ゲート層とソース層のレイヤずれによる表示品位の低下を抑制することができる。なお、この場合、図11に示すように、回路素子110が配置された行の画素用TFTピッチW21、W22、W23は、W23<W21<W22の関係を有する。
[0080]
 以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。
[0081]
 <変形例>
 (1)上述した実施形態で用いたゲートドライバ11の構成は一例であり、複数のスイッチング素子を含む構成であればこれに限定されない。
[0082]
 (2)上述した実施形態における画素用TFT10及びゲートドライバ11を構成するTFTの半導体材料として、アモルファスシリコン(a-Si)、LTPS(Low Temperature Poly-silicon)を用いてもよいが、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、及び酸素(O)を含む酸化物半導体がより好ましい。インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、及び酸素(O)を含む酸化物半導体を適用することで、アモルファスシリコン(a-Si)、LTPS(Low Temperature Poly-silicon)よりも高精細化及び高開口率化を実現しやすい。

請求の範囲

[請求項1]
 複数のゲート線と、複数のソース線と、画素電極がそれぞれ配置され、開口部と遮光部とを有する複数の画素からなる表示領域と、を有するアクティブマトリクス基板であって、
 前記複数の画素のそれぞれの遮光部に設けられ、一のゲート線と一のソース線と一の画素電極とに接続された複数の画素用スイッチング素子と、
 前記複数のゲート線のそれぞれに対して設けられ、供給される制御信号に応じて、対応する一のゲート線を選択状態又は非選択状態に切り替える複数の駆動回路と、を備え、
 駆動回路は、スイッチング素子を含む複数の駆動回路用素子を有し、
 前記複数の駆動回路用素子は、前記表示領域の一部の領域における遮光部に配置され、
 少なくとも一の駆動回路用素子が設けられた設置画素の行における画素用スイッチング素子間の間隔は均一でなく、
 同じゲート線と接続された画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向にある、アクティブマトリクス基板。
[請求項2]
 前記複数のソース線のうち、前記設置画素の画素用スイッチング素子と接続されるソース線は、当該設置画素の開口部と前記駆動回路用素子とを避けるように屈曲している、請求項1に記載のアクティブマトリクス基板。
[請求項3]
 前記設置画素の画素電極は、前記駆動回路用素子が設けられていない非設置画素の画素電極と、前記画素用スイッチング素子が接続されるコンタクト部分の形状が異なる、請求項1又は2に記載のアクティブマトリクス基板。
[請求項4]
 前記画素電極における前記画素用スイッチング素子とのコンタクト部分のゲート線の延伸方向の幅は、開口部における当該画素電極のゲート線の延伸方向の幅よりも狭い、請求項1から3のいずれか一項に記載のアクティブマトリクス基板。
[請求項5]
 前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、
 前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、
 前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素と他の画素との境界に対し、当該他の画素と反対側にある画素の開口部に設けられ、
 前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置されている、請求項1から3のいずれか一項に記載のアクティブマトリクス基板。
[請求項6]
 前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、
 前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、
 前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素に対し、他の画素と反対側にある隣接画素と当該一の画素との間の遮光領域に設けられ、
 前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置され、
 画素電極における前記画素用スイッチング素子とのコンタクト部分は、当該画素電極の開口部に配置された部分に対して一の方向に伸びた形状を有する、請求項1から3のいずれか一項に記載のアクティブマトリクス基板。
[請求項7]
 前記駆動回路用素子に含まれるスイッチング素子、及び前記画素用スイッチング素子は、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)、及び酸素(O)を含む酸化物半導体を半導体材料として含む、請求項1から6のいずれか一項に記載のアクティブマトリクス基板。
[請求項8]
 請求項1から7のいずれか一項に記載のアクティブマトリクス基板と、
 カラーフィルタを有する対向基板と、
 前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
 を有する表示装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8A]

[ 図 8B]

[ 図 9]

[ 図 10]

[ 図 11]