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1. (WO2018181200) 半導体装置
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国際公開番号: WO/2018/181200 国際出願番号: PCT/JP2018/012186
国際公開日: 04.10.2018 国際出願日: 26.03.2018
IPC:
H01L 21/337 (2006.01) ,H01L 21/338 (2006.01) ,H01L 29/778 (2006.01) ,H01L 29/808 (2006.01) ,H01L 29/812 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
337
PN接合ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
338
ショットキーゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
778
二次元電荷担体ガスチャンネルをもつもの,例.HEMT
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
80
PN接合ゲートまたは他の整流接合ゲートによって生じる電界効果を有するもの
808
PN接合ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
80
PN接合ゲートまたは他の整流接合ゲートによって生じる電界効果を有するもの
812
ショットキーゲートを有するもの
出願人:
パナソニックIPマネジメント株式会社 PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 大阪府大阪市中央区城見2丁目1番61号 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207, JP
発明者:
上野 弘明 UENO, Hiroaki; --
鈴木 朝実良 SUZUKI, Asamira; --
石田 秀俊 ISHIDA, Hidetoshi; --
代理人:
特許業務法人北斗特許事務所 HOKUTO PATENT ATTORNEYS OFFICE; 大阪府大阪市北区梅田1‐12‐17 梅田スクエアビル9F Umeda Square Bldg., 9F., 1-12-17, Umeda, Kita-ku, Osaka-shi, Osaka 5300001, JP
優先権情報:
2017-07270331.03.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMICONDUCTEUR
(JA) 半導体装置
要約:
(EN) The present invention addresses the problem of providing a semiconductor device which is able to be decreased in the on-resistance. According to the present invention, a semiconductor part (3) has a heterojunction (35) of a first compound semiconductor part (31) and a second compound semiconductor part (32) that has a wider band gap than the first compound semiconductor part (31), said heterojunction (35) intersecting with a second direction (D2) that extends along a first surface (21) of a substrate (2). A first electrode (4) is provided on a surface of the semiconductor part (3), said surface being on the reverse side of the substrate (2)-side surface. A second electrode (5) is provided on a second surface (22) of the substrate (2). A gate electrode (6) intersects with the second direction (D2) between the first electrode (4) and the second electrode (5), and faces the second compound semiconductor part (32). A gate layer (7) is interposed between the gate electrode (6) and the second compound semiconductor part (32) in the second direction (D2), and forms a depletion layer (8) in the second compound semiconductor part (32) and the first compound semiconductor part (31).
(FR) La présente invention aborde le problème de la fourniture d'un dispositif à semiconducteur qui peut être réduit dans la résistance à l'état passant. Selon la présente invention, une partie semiconductrice (3) a une hétérojonction (35) d'une première partie semiconductrice composite (31) et d'une seconde partie semiconductrice composite (32) qui a une bande interdite plus large que la première partie semiconductrice composite (31), ladite hétérojonction (35) croisant une seconde direction (D2) qui s'étend le long d'une première surface (21) d'un substrat (2). Une première électrode (4) est disposée sur une surface de la partie semiconductrice (3), ladite surface étant sur le côté opposé de la surface côté substrat (2). Une seconde électrode (5) est disposée sur une seconde surface (22) du substrat (2). Une électrode de grille (6) croise la seconde direction (D2) entre la première électrode (4) et la seconde électrode (5), et fait face à la seconde partie semiconductrice composite (32). Une couche de grille (7) est interposée entre l'électrode de grille (6) et la seconde partie semiconductrice composite (32) dans la seconde direction (D2), et forme une couche d'appauvrissement (8) dans la seconde partie semiconductrice composite (32) et la première partie semiconductrice composite (31).
(JA) 本発明の課題は、オン抵抗の低抵抗化を図ることが可能な半導体装置を提供することである。半導体部(3)は、第1化合物半導体部(31)と第1化合物半導体部(31)よりもバンドギャップの大きな第2化合物半導体部(32)とのヘテロ接合(35)であって基板(2)の第1面(21)に沿った第2方向(D2)に交差するヘテロ接合(35)を有する。第1電極(4)は、半導体部(3)における基板(2)側とは反対側に設けられている。第2電極(5)は、基板(2)の第2面(22)上に設けられている。ゲート電極(6)は、第1電極(4)と第2電極(5)との間で第2方向(D2)に交差し第2化合物半導体部(32)に対向している。ゲート層(7)は、第2方向(D2)においてゲート電極(6)と第2化合物半導体部(32)との間に介在しており、第2化合物半導体部(32)及び第1化合物半導体部(31)に空乏層(8)を形成する。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)