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1. (WO2018181142) アクティブマトリクス基板、液晶表示装置
Document

明 細 書

発明の名称 アクティブマトリクス基板、液晶表示装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004  

課題を解決するための手段

0005  

発明の効果

0006  

図面の簡単な説明

0007  

発明を実施するための形態

0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074  

符号の説明

0075  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19  

図面

1   2   3   4   5   6   7  

明 細 書

発明の名称 : アクティブマトリクス基板、液晶表示装置

技術分野

[0001]
 本発明は、アクティブマトリクス基板に関する。

背景技術

[0002]
 特許文献1には、TFTと、画素電極と、スリットを有する共通電極とを備え、画素電極とTFTのドレイン電極とがコンタクトホールで接続されている液晶表示装置が開示されている。

先行技術文献

特許文献

[0003]
特許文献1 : 日本国公開特許公報「特開2010-8758号公報(2010年1月14日公開)」

発明の概要

発明が解決しようとする課題

[0004]
 高精細化のためにTFTとコンタクトホールとの距離を縮めると画素欠陥が増えるという問題がある。

課題を解決するための手段

[0005]
 本発明の一態様に係るアクティブマトリクス基板は、行方向に隣り合う2つのサブ画素の一方に対応する第1半導体膜と、他方に対応する第2半導体膜と、前記第1半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離が、行方向のサブ画素ピッチの0.15倍以上である。

発明の効果

[0006]
 本発明の一態様に係るアクティブマトリクス基板によれば、画素欠陥の発生を抑えながら高精細化が可能となる。

図面の簡単な説明

[0007]
[図1] 本実施形態にかかる表示装置の構成を示すものであり、(a)は全体構成を示す断面模式図、(b)は全体構成を示す平面模式図、(c)は表示部の画素回路を示す回路図である。
[図2] 実施形態1にかかる表示パネルの構成を示す平面図である。
[図3] 実施形態1にかかる表示パネルの構成を示す断面図である。
[図4] 実施形態1にかかる画素電極および共通電極の構成を示す平面図である。
[図5] 実施形態1のコンタクトホールの位置を示す断面である。
[図6] 図5のコンタクトホールの位置と画素欠陥の発生数の関係を示すグラフである。
[図7] 実施形態2の構成を示す断面図である。

発明を実施するための形態

[0008]
 以下に、図1~図7に基づき、本発明の実施形態を説明する。ただし、これら実施形態は例示に過ぎない。
[0009]
 図1は本実施形態にかかる表示装置の構成を示すものであり、(a)は全体構成を示す断面模式図、(b)は全体構成を示す平面模式図、(c)は表示部の画素回路を示す回路図である。
[0010]
 図1に示すように、本実施形態にかかる液晶表示装置10は、バックライト2と、アクティブマトリクス基板3、液晶層4およびカラーフィルタ基板5を含む液晶パネル6と、光学フィルム7とを備える。
[0011]
 アクティブマトリクス基板3の表示部3pには、画素電極30、トランジスタTR、データ信号線SLおよび走査信号線GLが含まれ、画素回路3gでは、画素電極30は、トランジスタTRを介してデータ信号線SLおよび走査信号線GLに接続される。アクティブマトリクス基板3は、画素電極30と対向する共通電極(図示しない)を含むFFS(Fringe-Field Switching)方式であり、この共通電極を用いてインセルタッチセンサが構成されている。
[0012]
 アクティブマトリクス基板3の非表示部(非アクティブ部)3qには、走査信号線GLを駆動するゲートドライバ(駆動回路)GDと、データ信号線SLを駆動するソースドライバを含むICチップTpとが設けられる。なお、ゲートドライバGDおよび画素回路3gは同一基板3sにモノリシックに形成されていてもよい。
[0013]
 図2は実施形態1にかかる表示パネルの構成を示す平面図であり、図3は実施形態1にかかる表示パネルの構成を示す断面図である。
[0014]
 アクティブマトリクス基板3は、行方向に隣り合う2つのサブ画素の一方に対応する第1半導体膜25aと、他方に対応する第2半導体膜25bと、第1半導体膜25aの一部を行方向のチャネルとするトランジスタTRaと、コンタクトホールCHaを介してトランジスタTRaのドレイン電極DRに接続する画素電極30とを備える。
[0015]
 トランジスタTRaはボトムゲート構造であり、そのゲート電極GTは、ガラス基板GK上に、例えばチタン(Ti)及び銅(Cu)の積層膜により形成されている。ゲート電極GTは走査信号線GLの一部である。
[0016]
 ゲート絶縁膜24は、ゲート電極GTを覆うように形成されている。ゲート絶縁膜GTは、例えば窒化ケイ素(SiNx)や二酸化ケイ素(SiO2)からなる。
[0017]
 ゲート絶縁膜24の上層には、第1半導体膜25aおよび第2半導体膜25bが形成されている。第1半導体膜25aおよび第2半導体膜25bは、例えば酸化物半導体膜であり、In、Ga及びZnのうち少なくとも1種の金属元素を含んでいてもよい。本実施形態では、第1半導体膜25aおよび第2半導体膜25bは、例えば、In-Ga-Zn-O系の半導体を含む。ここで、In-Ga-Zn-O系の半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、Ga及びZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。
[0018]
 トランジスタTRaのソース電極SR及びドレイン電極DRは、第1半導体膜25a上に、互いに離間するように、例えばチタン(Ti)及び銅(Cu)の積層膜により形成されている。なお、ソース電極SRはデータ信号線SLの一部である。
[0019]
 無機絶縁膜27は、ソース電極SR及びドレイン電極DRを覆うように、例えば窒化ケイ素(SiNx)や二酸化ケイ素(SiO2)により形成されている。無機絶縁膜27上には、有機絶縁膜である平坦化膜28が、例えばポリメタクリル酸メチル樹脂(PMMA)等のアクリル系樹脂材料により形成される。
[0020]
 平坦化膜28上には、無機絶縁膜29を介して画素電極30が形成されている。また、画素電極30上には、無機絶縁膜31を介して共通電極32が形成されている。画素電極30および共通電極32は透明電極であって、例えばITO(Indium Tin Oxide)、ZnO(Zinc Oxide)、IZO(Indium Zinc Oxide)、IGZO(Indium Gallium Zinc Oxide)、ITZO(Indium Tin Zinc Oxide)等の材料からなる。
[0021]
 無機絶縁膜27、平坦化膜28および無機絶縁膜29によって層間絶縁膜SZが構成され、層間絶縁膜SZを貫通する2つのコンタクトホールCHa・CHbによってドレイン電極DRと画素電極30とが接続されている。
[0022]
 〔実施形態1〕
 図2は、実施形態1にかかる表示パネルの構成を示す平面図である。図3は、実施形態1にかかる表示パネルの構成を示す断面図である。なお、図2、図3は、5型のフルHD液晶パネル(画素密度が441ppi)を示している。
[0023]
 実施形態1では、平面視における、トランジスタTRaのチャネルCNのドレイン電極側エッジCeからコンタクトホールCHaの底面BFに到るまでの行方向(図中X方向)の距離dcを、行方向のサブ画素ピッチdp(例えば、19.2μm)の0.154倍(例えば、2.96μm)以上とする。図2・図3では、より好ましい構成として、0.234倍(例えば、dc=4.49μm)としている。
[0024]
 層間絶縁膜SZを貫通するコンタクトホールCHaは、底側(ガラス基板側)に向けて先細となる(開口面よりも底面が小さい)順テーパ形状である。距離dcは、層間絶縁膜SZの厚み(例えば、2.8μm)の1.2倍以上であり、図2・図3では、より好ましい構成として、1.6倍としている。
[0025]
 第1半導体膜25aの行方向の長さは、画素ピッチの0.45倍以上とする。図2・図3では、より好ましい構成として、0.55倍(例えば、10.6μm)としている。また、第1および第2半導体膜25a・25bが、サブ画素ピッチdpの0.48倍未満の間隙をおいて行方向に並んでいる。図2・図3では、より好ましい構成として、0.45倍(例えば、8.6μm)としている。
[0026]
 コンタクトホールCHaの底面BFの行方向の幅は、サブ画素ピッチdpの0.21倍以上である。図2・図3では、より好ましい構成として、0.24倍(例えば、4.6μm)としている。
[0027]
 第2半導体膜25bとコンタクトホールCHaの底面BFとの行方向の間隙dtが、サブ画素ピッチdpの0.19倍未満である。図2・図3では、より好ましい構成として、0.18倍(例えば、3.5μm)としている。
[0028]
 ドレイン電極DRの行方向の幅は、サブ画素ピッチdpの0.38倍以上である。図2・図3では、より好ましい構成として、0.42倍(例えば、8.1μm)としている。
[0029]
 画素電極の行方向の幅が、サブ画素ピッチdpの0.68倍以上である。図2・図3では、より好ましい構成として、0.72倍(例えば、13.8μm)としている。
[0030]
 データ信号線SLの幅が画素ピッチdpの0.16倍以上である。図2・図3では、より好ましい構成として、0.19倍(例えば、3.6μm)としている。
[0031]
 コンタクトホールCHaの底面BFの一部Cg(第2半導体膜25b側のY方向に沿う端部)がドレイン電極DRと重ならない。
[0032]
 図4は、実施形態1にかかる画素電極および共通電極の構成を示す平面図である。図4に示すように、画素電極30および共通電極32は無機絶縁膜31を介して対向し、共通電極32にはスリット32sが形成されている(FFS方式)。
[0033]
 図5はコンタクトホールの位置(底面の位置)を示す断面であり、図6は、図5のコンタクトホールの位置と画素欠陥の発生数の関係を示すグラフである。図5(a)・図6に示すように、高精細化のためにトランジスタとコンタクトホールとの距離を縮めると画素欠陥が増えることがわかる。そして、dp=2.75μmでは画素欠陥の発生数が高いが、dp=2.96μmでは画素欠陥の発生数がかなり低下し、図5(b)のようにdp=4.5μmとすると、発生数がほぼ0になることがわかる。すなわち、アクティブマトリクス基板3を図2および図3のように構成することで、画素欠陥の発生を抑えながら高精細化が可能となる。
[0034]
 〔実施形態2〕
 実施形態2のアクティブマトリクス基板は、画素毎にTFT(画素用TFT)を備えている。画素用TFTとしては、例えばIn-Ga-Zn-O系の半導体膜を活性層とする酸化物半導体TFTが用いられる。
[0035]
 画素用TFTと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域(表示領域)以外の領域(非表示領域または額縁領域)に設けられる。周辺駆動回路を構成するTFT(回路用TFT)は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンTFTが用いられる。このように、画素用TFTとして酸化物半導体TFTを用い、回路用TFTとして結晶質シリコンTFTを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
[0036]
 図7は、実施形態2のアクティブマトリクス基板の構成を示す断面図である。図7に示すように、アクティブマトリクス基板300において、駆動回路形成領域101には回路用TFTとして薄膜トランジスタ10Aが形成され、表示領域102の各画素には画素用TFTとして薄膜トランジスタ10Bが形成されている。
[0037]
 アクティブマトリクス基板300は、基板11と、基板11の表面に形成された下地膜12と、下地膜12上に形成された薄膜トランジスタ10Aと、下地膜12上に形成された薄膜トランジスタ10Bとを備えている。薄膜トランジスタ10Aは、結晶質シリコンを主として含む活性領域を有している。薄膜トランジスタ10Bは、酸化物半導体を主として含む活性領域を有している。
[0038]
 薄膜トランジスタ10Aおよび薄膜トランジスタ10Bは、基板11に一体的に作り込まれている。ここでいう「活性領域」とは、TFTの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
[0039]
 薄膜トランジスタ10Aは、下地膜12上に形成された結晶質シリコン半導体層(例えば低温ポリシリコン層)13と、結晶質シリコン半導体層13を覆う第1の絶縁層14と、第1の絶縁層14上に設けられたゲート電極15Aとを有している。第1の絶縁層14のうち結晶質シリコン半導体層13とゲート電極15Aとの間に位置する部分は、薄膜トランジスタ10Aのゲート絶縁膜として機能する。結晶質シリコン半導体層13は、チャネルが形成される領域(活性領域)13cと、活性領域の両側にそれぞれ位置するソース領域13sおよびドレイン領域13dとを有している。
[0040]
 この例では、結晶質シリコン半導体層13のうち、第1の絶縁層14を介してゲート電極15Aと重なる部分が活性領域13cとなる。薄膜トランジスタ10Aは、また、ソース領域13sおよびドレイン領域13dにそれぞれ接続されたソース電極18sAおよびドレイン電極18dAを有している。ソースおよびドレイン電極18sA、18dAは、ゲート電極15Aおよび結晶質シリコン半導体層13を覆う絶縁膜(ここでは、第2の絶縁層16)上に設けられ、絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層13と接続されていてもよい。
[0041]
 薄膜トランジスタ10Bは、下地膜12上に設けられたゲート電極15Bと、ゲート電極15Bを覆う第2の絶縁層16と、第2の絶縁層16上に配置された酸化物半導体層17(第1半導体膜)とを有している。
[0042]
 図7に示すように、薄膜トランジスタ10Aのゲート絶縁膜である第1の絶縁層14が、薄膜トランジスタ10Bを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層17は、第1の絶縁層14上に形成されていてもよい。第2の絶縁層16のうちゲート電極15Bと酸化物半導体層17との間に位置する部分は、薄膜トランジスタ10Bのゲート絶縁膜として機能する。
[0043]
 酸化物半導体層17は、チャネルが形成される領域(活性領域)17cと、活性領域の両側にそれぞれ位置するソースコンタクト領域17sおよびドレインコンタクト領域17dとを有している。この例では、酸化物半導体層17のうち、第2の絶縁層16を介してゲート電極15Bと重なる部分が活性領域17cとなる。また、薄膜トランジスタ10Bは、ソースコンタクト領域17sおよびドレインコンタクト領域17dにそれぞれ接続されたソース電極18sBおよびドレイン電極18dBをさらに有している。なお、基板11上に下地膜12を設けない構成も可能である。
[0044]
 これらの薄膜トランジスタ10A、10Bは、パッシベーション膜19および平坦化膜20で覆われている。画素用TFTとして機能する薄膜トランジスタ10Bでは、ゲート電極15Bはゲートバスライン(図示せず)、ソース電極18sBはソースバスライン(図示せず)、ドレイン電極18dBは画素電極23に接続されている。この例では、ドレイン電極18dBは、パッシベーション膜19および平坦化膜20に形成されたコンタクトホールCH内で、対応する画素電極23と接続されている。ソース電極18sBにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極23に必要な電荷が書き込まれる。
[0045]
 実施形態2でも、平面視における、トランジスタ10Bのチャネルのドレイン電極側エッジCeからコンタクトホールCHの底面に到るまでの行方向(図中横方向)の距離dcを、行方向のサブ画素ピッチの0.154倍以上、より好ましくは、0.234倍とする。
[0046]
 なお、図示するように、平坦化膜20上にコモン電極として透明導電層21が形成され、透明導電層(コモン電極)21と画素電極23との間に第3の絶縁層22が形成されていてもよい。この場合、画素電極23にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板300は、例えばFFS(Fringe FieldSwitching)モードの表示装置に適用され得る。FFSモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向(横方向)に電界を印加する横方向電界方式のモードである。
[0047]
 この例では、画素電極23から出て液晶層(図示せず)を通り、さらに画素電極23のスリット状の開口を通ってコモン電極21に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
[0048]
 図示する例では、薄膜トランジスタ10Aは、ゲート電極15Aと基板11(下地膜12)との間に結晶質シリコン半導体層13が配置されたトップゲート構造を有している。一方、薄膜トランジスタ10Bは、酸化物半導体層17と基板11(下地膜12)との間にゲート電極15Bが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板11上に、2種類の薄膜トランジスタ10A、10Bを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
[0049]
 薄膜トランジスタ10Aおよび薄膜トランジスタ10BのTFT構造は上記に限定されない。例えば、これらの薄膜トランジスタ10A、10Bが同じTFT構造を有していてもよい。あるいは、薄膜トランジスタ10Aがボトムゲート構造、薄膜トランジスタ10Bがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ10Aのようにチャネルエッチ型でも良いし、エッチストップ型でも良い。また、ソース電極及びドレイン電極が半導体層の下方に位置するボトムコンタクト型でも良い。
[0050]
 薄膜トランジスタ10Bのゲート絶縁膜である第2の絶縁層16は、薄膜トランジスタ10Aが形成される領域まで延設され、薄膜トランジスタ10Aのゲート電極15Aおよび結晶質シリコン半導体層13を覆う層間絶縁膜として機能してもよい。このように薄膜トランジスタ10Aの層間絶縁膜と薄膜トランジスタ10Bのゲート絶縁膜とが同一の層(第2の絶縁層)16内に形成されている場合、第2の絶縁層16は積層構造を有していてもよい。
[0051]
 薄膜トランジスタ10Aのゲート電極15Aと、薄膜トランジスタ10Bのゲート電極15Bとは、同一層内に形成されていてもよい。また、薄膜トランジスタ10Aのソースおよびドレイン電極18sA、18dAと、薄膜トランジスタ10Bのソースおよびドレイン電極18sB、18dBとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜(導電膜)を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
[0052]
 実施形態2における酸化物半導体層17は、例えばIn-Ga-Zn-O系の半導体(以下、「In-Ga-Zn-O系半導体」と称する。)を含む。ここで、In-Ga-Zn-O系半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、GaおよびZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。
[0053]
 In-Ga-Zn-O系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質In-Ga-Zn-O系の半導体としては、c軸が層面に概ね垂直に配向した結晶質In-Ga-Zn-O系の半導体が好ましい。このようなIn-Ga-Zn-O系半導体の結晶構造は、例えば、特開2012-134475号公報に開示されている。参考のために、特開2012-134475号公報の開示内容の全てを本明細書に援用する。
[0054]
 酸化物半導体層17は、In-Ga-Zn-O系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばZn-O系半導体(ZnO)、In-Zn-O系半導体、Zn-Ti-O系半導体(ZTO)、Cd-Ge-O系半導体、Cd-Pb-O系半導体、CdO(酸化カドニウム)、Mg-Zn-O系半導体、In―Sn―Zn―O系半導体(例えばIn 23-SnO 2-ZnO)、In-Ga-Sn-O系半導体などを含んでいてもよい。
[0055]
 〔まとめ〕
 本発明に係る態様は、以下の態様を含むことができる。
 態様1:行方向に隣り合う2つのサブ画素の一方に対応する第1半導体膜と、他方に対応する第2半導体膜と、前記第1半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離が、行方向のサブ画素ピッチの0.15倍以上であるアクティブマトリクス基板。
[0056]
 態様2:前記距離が、前記サブ画素ピッチの0.23倍以上である例えば態様1記載のアクティブマトリクス基板。
[0057]
 態様3:前記コンタクトホールは順テーパ形状であり、層間絶縁膜を貫通する例えば態様1または2記載のアクティブマトリクス基板。
[0058]
 態様4:前記距離が、前記層間絶縁膜の厚みの1.2倍以上である例えば態様3に記載のアクティブマトリクス基板。
[0059]
 態様5:前記第1半導体膜の行方向の長さが、前記サブ画素ピッチの0.45倍以上である例えば態様1~4のいずれか1項に記載のアクティブマトリクス基板。
[0060]
 態様6:前記第1および第2半導体膜が、前記サブ画素ピッチの0.48倍未満の間隙をおいて行方向に並んでいる例えば態様1~5のいずれか1項に記載のアクティブマトリクス基板。
[0061]
 態様7:前記底面の行方向の幅が、前記サブ画素ピッチの0.21倍以上である例えば態様1~6のいずれか1項に記載のアクティブマトリクス基板。
[0062]
 態様8:前記第2半導体膜と前記底面との行方向の間隙が、前記サブ画素ピッチの0.19倍未満である例えば態様1~7のいずれか1項に記載のアクティブマトリクス基板。
[0063]
 態様9:前記ドレイン電極の行方向の幅が、前記サブ画素ピッチの0.38倍以上である例えば態様1~8のいずれか1項に記載のアクティブマトリクス基板。
[0064]
 態様10:前記画素電極の行方向の幅が、前記サブ画素ピッチの0.68倍以上である例えば態様1~9のいずれか1項に記載のアクティブマトリクス基板。
[0065]
 態様11:前記トランジスタのソース電極にデータ信号線が接続され、前記データ信号線の幅が画素ピッチの0.16倍以上である例えば態様1~10のいずれか1項に記載のアクティブマトリクス基板。
[0066]
 態様12:前記層間絶縁膜は、無機絶縁膜および有機絶縁膜を含む例えば態様1~11のいずれか1項に記載のアクティブマトリクス基板。
[0067]
 態様13:前記コンタクトホールの底面の一部が前記ドレイン電極と重ならない例えば態様1~12のいずれか1項に記載のアクティブマトリクス基板。
[0068]
 態様14:前記画素電極よりも上層の無機絶縁膜を介して前記画素電極と対向する共通電極を含み、前記画素電極および前記共通電極の少なくとも一方にスリットが形成されている例えば態様1~13のいずれか1項に記載のアクティブマトリクス基板。
[0069]
 態様15:1インチ当たりのサブ画素数が1200以上である例えば態様1~14のいずれか1項に記載のアクティブマトリクス基板。
[0070]
 態様16:前記第1および第2半導体膜は酸化物半導体で構成されている例えば態様1~15のいずれか1項に記載のアクティブマトリクス基板。
[0071]
 態様17:前記第1および第2半導体膜とは異なる材料で構成された第3半導体膜を備える例えば態様1~18のいずれか1項に記載のアクティブマトリクス基板。
[0072]
 態様18:前記トランジスタおよび前記第3半導体膜をチャネルとするトランジスタの一方はボトムゲート構造であり、他方はトップゲート構造である例えば態様17に記載のアクティブマトリクス基板。
[0073]
 態様19:例えば態様1~18記載のアクティブマトリクス基板を備える液晶表示装置。
[0074]
 本発明は上述した実施形態に限定されるものではなく、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

符号の説明

[0075]
 3 アクティブマトリクス基板
 10 液晶パネル
 GL 走査信号線
 SL データ信号
 DR ドレイン電極
 CHa・CHb CH コンタクトホール
 dp サブ画素ピッチ
 25a 第1半導体膜
 25b 第2半導体膜

請求の範囲

[請求項1]
 行方向に隣り合う2つのサブ画素の一方に対応する第1半導体膜と、他方に対応する第2半導体膜と、前記第1半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、
 平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離が、行方向のサブ画素ピッチの0.15倍以上であるアクティブマトリクス基板。
[請求項2]
 前記距離が、前記サブ画素ピッチの0.23倍以上である請求項1記載のアクティブマトリクス基板。
[請求項3]
 前記コンタクトホールは順テーパ形状であり、層間絶縁膜を貫通する請求項1または2記載のアクティブマトリクス基板。
[請求項4]
 前記距離が、前記層間絶縁膜の厚みの1.2倍以上である請求項3に記載のアクティブマトリクス基板。
[請求項5]
 前記層間絶縁膜は、無機絶縁膜および有機絶縁膜を含む請求項3または4に記載のアクティブマトリクス基板。
[請求項6]
 前記第1半導体膜の行方向の長さが、前記サブ画素ピッチの0.45倍以上である請求項1~5のいずれか1項に記載のアクティブマトリクス基板。
[請求項7]
 前記第1および第2半導体膜が、前記サブ画素ピッチの0.48倍未満の間隙をおいて行方向に並んでいる請求項1~6のいずれか1項に記載のアクティブマトリクス基板。
[請求項8]
 前記底面の行方向の幅が、前記サブ画素ピッチの0.21倍以上である請求項1~7のいずれか1項に記載のアクティブマトリクス基板。
[請求項9]
 前記第2半導体膜と前記底面との行方向の間隙が、前記サブ画素ピッチの0.19倍未満である請求項1~8のいずれか1項に記載のアクティブマトリクス基板。
[請求項10]
 前記ドレイン電極の行方向の幅が、前記サブ画素ピッチの0.38倍以上である請求項1~9のいずれか1項に記載のアクティブマトリクス基板。
[請求項11]
 前記画素電極の行方向の幅が、前記サブ画素ピッチの0.68倍以上である請求項1~10のいずれか1項に記載のアクティブマトリクス基板。
[請求項12]
 前記トランジスタのソース電極にデータ信号線が接続され、
 前記データ信号線の幅が画素ピッチの0.16倍以上である請求項1~11のいずれか1項に記載のアクティブマトリクス基板。
[請求項13]
 前記コンタクトホールの底面の一部が前記ドレイン電極と重ならない請求項1~12のいずれか1項に記載のアクティブマトリクス基板。
[請求項14]
 前記画素電極よりも上層の無機絶縁膜を介して前記画素電極と対向する共通電極を含み、前記画素電極および前記共通電極の少なくとも一方にスリットが形成されている請求項1~13のいずれか1項に記載のアクティブマトリクス基板。
[請求項15]
 1インチ当たりのサブ画素数が1200以上である請求項1~14のいずれか1項に記載のアクティブマトリクス基板。
[請求項16]
 前記第1および第2半導体膜は酸化物半導体で構成されている請求項1~15のいずれか1項に記載のアクティブマトリクス基板。
[請求項17]
 前記第1および第2半導体膜とは異なる材料で構成された第3半導体膜を備える請求項1~16のいずれか1項に記載のアクティブマトリクス基板。
[請求項18]
 前記トランジスタおよび前記第3半導体膜をチャネルとするトランジスタの一方はボトムゲート構造であり、他方はトップゲート構造である請求項17に記載のアクティブマトリクス基板。
[請求項19]
 請求項1~18の何れか1項に記載のアクティブマトリクス基板を備える液晶表示装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]