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1. (WO2018180536) プログラマブル論理集積回路とそのプログラミング方法及びそのプログラム
国際事務局に記録されている最新の書誌情報第三者情報を提供

国際公開番号: WO/2018/180536 国際出願番号: PCT/JP2018/010177
国際公開日: 04.10.2018 国際出願日: 15.03.2018
IPC:
H03K 19/177 (2006.01) ,H01L 21/82 (2006.01) ,H01L 21/822 (2006.01) ,H01L 21/8239 (2006.01) ,H01L 27/04 (2006.01) ,H01L 27/105 (2006.01) ,H01L 45/00 (2006.01) ,H01L 49/00 (2006.01)
H 電気
03
基本電子回路
K
パルス技術
19
論理回路,すなわち,1出力に作用する少なくとも2入力を持つもの;反転回路
02
特定の構成要素を用いるもの
173
構成要素として基本的論理回路を用いるもの
177
マトリクス形状で配列されたもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
45
電位障壁または表面障壁をもたず,整流,増幅,発振またはスイッチングに特に適用される固体装置,例.誘電体三極素子;オブシンスキー効果装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
49
27/00~47/00および51/00に分類されず,他のサブクラスにも分類されない固体装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置
出願人:
日本電気株式会社 NEC CORPORATION [JP/JP]; 東京都港区芝五丁目7番1号 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP
発明者:
多田 あゆ香 TADA Ayuka; JP
阪本 利司 SAKAMOTO Toshitsugu; JP
宮村 信 MIYAMURA Makoto; JP
辻 幸秀 TSUJI Yukihide; JP
根橋 竜介 NEBASHI Ryusuke; JP
白 旭 BAI Xu; JP
代理人:
下坂 直樹 SHIMOSAKA Naoki; JP
優先権情報:
2017-06286828.03.2017JP
発明の名称: (EN) PROGRAMMABLE LOGIC INTEGRATED CIRCUIT, PROGRAMMING METHOD THEREFOR AND PROGRAM THEREFOR
(FR) CIRCUIT INTÉGRÉ LOGIQUE PROGRAMMABLE, SON PROCÉDÉ DE PROGRAMMATION ET PROGRAMME ASSOCIÉ
(JA) プログラマブル論理集積回路とそのプログラミング方法及びそのプログラム
要約:
(EN) The purpose of the present invention is to provide a circuit capable of reducing leakage power in a programmable logic circuit using resistance change elements. To this end, the present invention is a programmable logic integrated circuit comprising a switch matrix provided with, as a switch element, a plurality of first resistance change elements connected to an input line and an output line, wherein a buffer is connected to the output line, the programmable logic integrated circuit being characterized in that power is not supplied to the buffer that is connected to the output line and does not contribute to an operation of a desired logic circuit, the operation being caused when the logic circuit has been programmed.
(FR) L'objet de la présente invention est de fournir un circuit susceptible de réduire la puissance de fuite dans un circuit logique programmable à l'aide d'éléments de changement de résistance. À cet effet, la présente invention est un circuit intégré logique programmable comprenant une matrice de commutation pourvue, en tant qu'élément de commutation, d'une pluralité de premiers éléments de changement de résistance connectés à une ligne d'entrée et à une ligne de sortie, un tampon étant connecté à la ligne de sortie, le circuit intégré logique programmable étant caractérisé en ce que la puissance n'est pas fournie au tampon qui est connecté à la ligne de sortie et ne contribue pas à un fonctionnement d'un circuit logique souhaité, le fonctionnement étant provoqué lorsque le circuit logique a été programmé.
(JA) 本発明の目的は、抵抗変化素子を用いたプログラマブル論理回路にて、リーク電力を抑制することのできる回路を提供することである。そのために本発明は、入力線と出力線に接続された複数の第1の抵抗変化素子をスイッチ素子として備えたスイッチマトリクスを有し、前記出力線にバッファが接続されたプログラマブル論理集積回路であって、所望の論理回路をプログラムした際に生じる、前記論理回路の動作には寄与しない前記出力線に接続されている前記バッファには電源を供給しないことを特徴とする。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)