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1. (WO2018180275) 交直変換回路及び力率改善回路
Document

明 細 書

発明の名称 交直変換回路及び力率改善回路

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006   0007   0008  

課題を解決するための手段

0009   0010   0011  

発明の効果

0012  

図面の簡単な説明

0013  

発明を実施するための形態

0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154  

符号の説明

0155  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

図面

1   2   3   4A   4B   5A   5B   5C   6   7   8   9   10   11A   11B   12A   12B   13   14A   14B   14C   15   16A   16B   16C   17   18A   18B   18C   18D   19  

明 細 書

発明の名称 : 交直変換回路及び力率改善回路

技術分野

[0001]
本発明は、交直変換回路及び力率改善回路に関する。

背景技術

[0002]
従来、それぞれ一つのスイッチ素子と一つの整流素子とが直列接続された2つの直列回路と、当該2つの直列回路の間に接続されたインダクタ素子と、インダクタ素子と出力端との間に接続された2つの整流素子と、出力端に並列接続されたコンデンサと、を備えるブリッジダイオードを備えない(ブリッジレスの)力率改善回路が知られている(例えば、特許文献1)。 
[0003]
また、特許文献2には、トーテムポール方式のブリッジレス力率コンバータにおいて、交流入力の電圧極性が反転するたびに、昇圧コンバータスイッチのオン時比率を徐々に上昇させる制御を行うことが開示されている。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2014-124084号公報
特許文献2 : 特開2012-70490号公報

発明の概要

発明が解決しようとする課題

[0005]
従来の力率改善回路では、出力端の電位が、特定のタイミングにおいて、交流入力のニュートラル側(電位が一定に維持されている側)からライブ側(電位が時間に対して変化する側)へ、又はその逆へと切り替わる。その際、出力端の電位は急激に変化する。 
[0006]
一般的に、従来の力率改善回路を含む回路において、出力端とグラウンドとの間には浮遊容量が存在する。出力端の電位が急激に変化すると、当該浮遊容量を介して交流電源に大きな電流(地絡電流、コモンモードノイズ)が流れる場合がある。 あるいは、ある特定の動作中に出力端の電位が不定となり、出力端にてノイズが発生するおそれがある。 
[0007]
上記の地絡電流及び/又はノイズが過剰である場合には、安全のために交流電源に取り付けられたブレーカーがトリップして交流電源からの電力供給が停止し、出力端からの直流出力が停止する。 
[0008]
本発明は、出力端における急激な電位変化を抑制する交直変換回路を実現することを目的とする。

課題を解決するための手段

[0009]
本願の例示的な一実施形態の交直変換回路は、入力部と、変換回路と、出力部と、を備える。入力部は、少なくとも第1入力端子と第2入力端子とを有する。変換回路は、第1入力端子と第2入力端子との間に入力した交流入力から直流出力を発生する。出力部は、変換回路にて発生した直流出力を、第1出力端子と第2出力端子との間に出力する。 
[0010]
交直変換回路の変換回路は、インダクタ素子と、スイッチング回路と、を有する。スイッチング回路は、交流入力が有する周波数よりも高周波にて、インダクタ素子に交流入力の正負によって逆方向の電流が流れるようインダクタ素子に交流入力を供給する状態と、インダクタ素子と第1出力端子との間で交流入力の正負にかかわらず一方向の電流を流す状態と、を切り替えるスイッチング動作を行う。 
[0011]
この交直変換回路において、第2出力端子の電位が、第2入力端子の電位と交流入力の交流周期の全域にわたり実質的に同電位となっている。

発明の効果

[0012]
本願の例示的な一実施形態の交直変換回路では、第2出力端子の電位と第2入力端子の電位とを実質的に同電位とすることにより、出力端子の電位が急激に変化することを抑制できる。

図面の簡単な説明

[0013]
[図1] 図1は、実施の形態1に係る交直変換回路の全体構成を示す図である。
[図2] 図2は、交流電源のライブ側の電位と、ニュートラル側の電位のタイムチャートである。
[図3] 図3は、実施の形態1に係る変換回路を示す図である。
[図4A] 図4Aは、実施の形態1に係る変換回路において、VL>VNであり、かつ、第2スイッチング素子がオン状態のときの電流の流れを示す図である。
[図4B] 図4Bは、実施の形態1に係る変換回路において、VL>VNであり、かつ、第2スイッチング素子がオフ状態のときの電流の流れを示す図である。
[図5A] 図5Aは、実施の形態1に係る変換回路において、VL<VNであり、かつ、第1スイッチング素子がオン状態のときの電流の流れを示す図である。
[図5B] 図5Bは、実施の形態1に係る変換回路において、VL<VNであり、かつ、第1スイッチング素子がオフ状態のときの電流の流れを示す図である。
[図5C] 図5Cは、入力電圧の交流周期の全域における出力電圧と第2出力端子の電位を示すタイムチャートである。
[図6] 図6は、実施の形態1に係る変換回路における力率改善動作の一例を模式的に示すタイムチャートである。
[図7] 図7は、実施の形態2に係る交直変換回路におけるスイッチング素子の制御信号を示すタイムチャートである。
[図8] 図8は、実施の形態3に係る交直変換回路の構成を示す図である。
[図9] 図9は、実施の形態4に係る交直変換回路の構成を示す図である。
[図10] 図10は、実施の形態5に係る交直変換回路の構成を示す図である。
[図11A] 図11Aは、実施の形態5に係る変換回路において、VL>VNであり、かつ、第1スイッチング素子がオン状態のときの電流の流れを示す図である。
[図11B] 図11Bは、実施の形態5に係る変換回路において、VL>VNであり、かつ、第1スイッチング素子がオフ状態のときの電流の流れを示す図である。
[図12A] 図12Aは、実施の形態5に係る変換回路において、VL<VNであり、かつ、第2スイッチング素子がオン状態のときの電流の流れを示す図である。
[図12B] 図12Bは、実施の形態5に係る変換回路において、VL<VNであり、かつ、第2スイッチング素子がオフ状態のときの電流の流れを示す図である。
[図13] 図13は、実施の形態6に係る交直変換回路の構成を示す図である。
[図14A] 図14Aは、実施の形態7の例1に係る交直変換回路の構成を示す図である。
[図14B] 図14Bは、実施の形態7の例2に係る交直変換回路の構成を示す図である。
[図14C] 図14Aは、実施の形態7の例3に係る交直変換回路の構成を示す図である。
[図15] 図15は、実施の形態7の例3に係る変換回路における力率改善動作の一例を模式的に示すタイムチャートである。
[図16A] 図16Aは、比較例1の力率改善回路の構成を示す図である。
[図16B] 図16Bは、比較例1の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、VL>VNであるときの電流の流れを示す図である。
[図16C] 図16Cは、比較例1の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、VL<VNであるときの電流の流れを示す図である。
[図17] 図17は、比較例1の力率改善回路における出力端の時間変化を示すタイムチャートである。
[図18A] 図18Aは、比較例2の力率改善回路の構成を示す図である。
[図18B] 図18Bは、比較例2の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、VL>VNであるときの電流の流れを示す図である。
[図18C] 図18Cは、比較例2の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、VL<VNであるときの電流の流れを示す図である。
[図18D] 図18Dは、比較例2の力率改善回路において、スイッチング素子SW1’’がオフ状態、スイッチング素子SW2’’がオン状態であり、かつ、VL>VNであるときの電流の流れを示す図である。
[図19] 図19は、比較例2の力率改善回路における出力端の時間変化を示すタイムチャートである。

発明を実施するための形態

[0014]
以下、図面を参照しながら、本発明の実施形態について説明する。なお、本発明の範囲は、以下の実施形態に限定されず、本発明の技術的思想の範囲内で任意に変更可能である。 
[0015]
以下の説明において、電位又は電圧の「ゼロクロス点」とは、交流電位又は電圧が0Vとなるタイミングを言う。「電流経路」とは、回路中において、電流が流れる電気的な経路を言う。「交流周期」とは、正弦波状に変化する電圧又は電流の位相が基準の位相から2π(ラジアン)だけ進むまでにかかる時間を言う。「ピーク・ツゥー・ピーク値」とは、電圧、電流などの波形の極大値と極小値の差を言う。電圧、電流などの「符号」とは、電圧、電流などの正負を言う。例えば、「負電圧」の符号は「-(マイナス)」であり、「正電圧」の符号は「+(プラス)」となる。 
[0016]
図面を用いた説明において、「上側」とは図面を表す紙面の上方を言い「下側」とは図面を表す紙面の下方を言う。 
[0017]
(実施の形態1)



[1-1.全体構成]



 図1は、実施の形態1に係る交直変換回路の全体構成を示す図である。交直変換回路100は、入力部1と、変換回路3と、出力部5と、を備える。入力部1(入力部の一例)は、交流電源PSを変換回路3の入力に接続する接続端子である。本実施形態において、交流電源PSは、2つの極(第1極P1、第2極P2)を有する単相の交流電源である。 
[0018]
本実施形態において、交流電源PSの第1極P1は、電位が所定の周期を有する正弦波状に変化するライブ側の極である。一方、第2極P2は、時間に対して電位が変化しないニュートラル側の極である。以下の説明では、ライブ側の極の電位を「VL」と呼び、ニュートラル側の極の電位を「VN」と呼ぶこととする。 
[0019]
ライブ側の電位VLは、具体的には、図2の(a)に模式的に示すように、A*sin{(2π/T)*t}(T:上記の「所定の周期」、t:時間、A:電位の振れ幅)との式で表現できる。 
[0020]
一方、ニュートラル側の電位VNは、具体的には、図2の(b)に模式的に示すように、ライブ側の電位VLの交流周期の全域にわたり、一定電位B(V)に維持される。例えば、ニュートラル側の電位VNは、交流電源PSの交流周期の全域にわたり0Vに維持される。 
[0021]
入力部1に接続する交流電源PSは、例えば、一般に供給される家庭用又は商用の交流電源、インバータ電源、交流発電機などである。なお、入力部1は、変圧器(図示せず)を介して交流電源PSを接続してもよい。この場合、入力部1は、交流電源PSから出力される電圧よりも低い又は高い入力電圧を入力する。 
[0022]
交流電源PSが2つの極を有しているので、本実施形態の入力部1は、第1入力端子I1と第2入力端子I2との2つの端子を有する。第1入力端子I1は、変換回路3の第1入力(図1では「入力1」と示した入力)と交流電源PSの第1極P1とを接続する。一方、第2入力端子I2は、変換回路3の第2入力(図1では「入力2」と示した入力)と交流電源PSの第2極P2とを接続する。 
[0023]
上記の場合、交流電源PSは、ライブ側の電位VLとニュートラル側の電位VNとの電位差(VL-VN)で決まる交流である入力電圧V in(交流入力の一例)を、第1入力端子I1と第2入力端子I2との間に出力する。ライブ側の電位VL及びニュートラル側の電位VNを表す上記の式を用いて、入力電圧V inは、例えば、A*sin{(2π/T)*t}-Bとの数式で表現できる。 
[0024]
変換回路3は、入力部1の第1入力端子I1と第2入力端子との間に入力した入力電圧V inから、直流である出力電圧V out(直流出力の一例)を発生する回路である。変換回路3は、インダクタ素子Lと、第1スイッチング回路SW-1と、第2スイッチング回路SW-2と、を有する。 
[0025]
インダクタ素子Lは、一端を、第1スイッチング回路SW-1を介して、第1入力端子I1と第1出力端子O1に接続する。インダクタ素子Lは、他端を、第2スイッチング回路SW-2を介して、第2入力端子I2(及び第2出力端子O2)と第1出力端子O1に接続する。 
[0026]
第1スイッチング回路SW-1は、第1端子T-1と、第2端子T-2と、第3端子T-3を有するスイッチとして仮定される回路である。第1スイッチング回路SW-1は、第1端子T-1と第2端子T-2とを接続する第1状態と、第1端子T-1と第3端子T-3とを接続する第2状態と、を切り替え可能である。第1端子T-1はインダクタ素子Lの一端を接続し、第2端子T-2は第1入力端子I1を接続し、第3端子T-3は第1出力端子O1を接続する。 
[0027]
第2スイッチング回路SW-2は、第4端子T-4と、第5端子T-5と、第6端子T-6を有するスイッチとして仮定される回路である。第2スイッチング回路SW-2は、第4端子T-4と第5端子T-5とを接続する第1状態と、第4端子T-4と第6端子T-6とを接続する第2状態と、を切り替え可能である。第4端子T-4はインダクタ素子Lの他端を接続し、第5端子T-5は第2入力端子I2を接続し、第6端子T-6は第1出力端子O1を接続する。 
[0028]
上記の構成を有する変換回路3において、第1スイッチング回路SW-1と第2スイッチング回路SW-2の両方が第1状態のときには、第1入力端子I1と第2入力端子I2との間にインダクタ素子Lが接続されることとなる。この場合、第1状態の第1スイッチング回路SW-1及び第2スイッチング回路SW-2は、入力電圧V inをインダクタ素子Lに供給できる。これにより、後述するように、インダクタ素子Lは、入力電圧V inの正負に従って流れる方向が変化する電流を流す。 
[0029]
一方、入力電圧V inの正負に従って、第1スイッチング回路SW-1又は第2スイッチング回路SW-2のいずれを第1状態とし他方を第2状態とするかを決定することにより、入力電圧V inの正負にかかわらず(すなわち、入力電圧V inの交流周期の全般にわたり)、インダクタ素子Lから第1出力端子O1の方向へ、又は、その逆方向に一方向に電流を流すことができる。 
[0030]
例えば、第1入力端子I1の電位が第2入力端子I2の電位よりも高い場合には、第1スイッチング回路SW-1を第1状態とし、第2スイッチング回路SW-2を第2状態とする。これにより、第1スイッチング回路SW-1及び第2スイッチング回路SW-2は、第1入力端子I1の電位が第2入力端子I2の電位よりも高い状態でインダクタ素子Lに蓄積したエネルギーにより、インダクタ素子Lから第1出力端子O1へ向けて電流を流すことができる。 
[0031]
一方、第1入力端子I1の電位が第2入力端子I2の電位よりも低い場合には、第1スイッチング回路SW-1を第2状態とし、第2スイッチング回路SW-2を第1状態とする。これにより、第1スイッチング回路SW-1及び第2スイッチング回路SW-2は、第1入力端子I1の電位が第2入力端子I2の電位よりも低い状態でインダクタ素子Lに蓄積したエネルギーにより、インダクタ素子Lから第1出力端子O1へ向けて電流を流すことができる。 
[0032]
さらに、本実施形態では、入力電圧V inの周波数よりも高周波にて、入力電圧V inの正負に従って決定した第1スイッチング回路SW-1又は第2スイッチング回路SW-2のいずれか一方を第1状態と第2状態との間で切り替える。一方、第1状態と第2状態との間の切り替えを行わないと決定した他方の第1スイッチング回路SW-1又は第2スイッチング回路SW-2は、第1状態を維持する。 
[0033]
これにより、第1スイッチング回路SW-1及び第2スイッチング回路SW-2は、入力電圧V inの周波数よりも高周波にて、インダクタ素子Lに入力電圧V inの正負によって流れる方向が変化する電流が流れるよう入力電圧V inをインダクタ素子Lに供給する状態と、インダクタ素子Lと第1出力端子O1との間で入力電圧V inの正負にかかわらず一方向の電流を流す状態と、を切り替えるスイッチング動作を行うことができる。 
[0034]
変換回路3において、入力電圧V inをインダクタ素子Lに供給する状態と、インダクタ素子Lと第1出力端子O1との間で一方向の電流を流す状態と、を高周波にて切り替えることで、出力電圧V outは、ほぼ一定の電圧(直流電圧)となる(交直変換)。 
[0035]
変換回路3のより具体的な回路構成及び動作については、後ほど詳しく説明する。 
[0036]
出力部5(出力部の一例)は、第1出力端子O1と第2出力端子O2とを有し、変換回路3にて発生した出力電圧V outを、当該第1出力端子O1と第2出力端子O2との間に出力する。 
[0037]
出力部5の第1出力端子O1と第2出力端子O2は、その間に、交直変換回路100にて駆動する負荷LOを接続する。負荷LOとしては、例えば、モータ、照明機器等の各種電子機器、蓄電池など、種々の負荷を用いることができる。負荷LOがモータの場合には、第1出力端子O1、第2出力端子O2と負荷LOとの間に適宜、インバータ回路を介してもよい。また負荷LOが電子機器や蓄電池の場合は、第1出力端子O1、第2出力端子O2と負荷LOとの間に適宜、コンバータ回路を介してもよい。 
[0038]
本実施形態において、交流電源PSの第2極P2を接続する第2入力端子I2は、変換回路3(の第2入力及び第2出力)を介して、出力部5の第2出力端子O2を接続する。これにより、後ほど詳細に説明するように、第2出力端子O2の電位は、第2極P2の電位と、入力電圧V inの交流周期の全域にわたり実質的に同電位となる。すなわち、第2出力端子O2の電位は、交流電源PSの駆動中に、一定の電位にてほとんど変化しない。 
[0039]
その結果、本実施形態の交直変換回路100においては、浮遊容量成分が存在していても、大きな地絡電流が発生することを大幅に抑制できる。なぜなら、浮遊容量成分は、その両端(第2出力端子O2とグラウンド)の電位差の時間に対する変化が急激であるほど、大きな地絡電流を発生するからである。 
[0040]
特に、大きな対地浮遊容量を持つ太陽電池が、負荷LOに対し並列に接続されている場合、すなわち、第2出力端子O2に太陽電池が接続されている場合には、第2出力端子O2の電位がグラウンド電位に対し変動すると、地絡電流が発生する恐れがある。しかし、本実施形態では、交流電源PSの駆動中(負荷LOの駆動中)に第2出力端子O2の電位がほとんど変化しないことにより、太陽電池が有する大きな対地浮遊容量によっても、大きな地絡電流が発生しにくくなる。 
[0041]
なお、ここでは、交直変換回路100において互いを接続して同電位となっている入力端子及び出力端子を、それぞれ、「第2入力端子I2」及び「第2出力端子O2」と定義している。よって、上記の説明では、図1の下側に存在する入力端子及び出力端子を、それぞれ「第2入力端子I2」及び「第2出力端子O2」と定義している。しかし、第2入力端子I2及び第2出力端子O2の定義は、上記に限られない。 
[0042]
例えば、図1の上側に存在する入力端子と出力端子とが互いを接続して同電位となっている場合には、当該上側の入力端子及び出力端子を、それぞれ、「第2入力端子I2」及び「第2出力端子O2」と定義する。 
[0043]
同様に、例えば、図1の上側の入力端子と下側の出力端子とが互いを接続して同電位となっている場合には、当該上側の入力端子を「第2入力端子I2」と定義し、下側の出力端子を「第2出力端子O2」と定義する。 
[0044]
[1-2.変換回路の構成]



 次に、実施の形態1に係る交直変換回路100に備わる変換回路3の詳細について、図3を用いて説明する。図3は、実施の形態1に係る変換回路を示す図である。変換回路3(変換回路の一例)は、インダクタ素子Lと、整流回路31と、第1キャパシタ素子C1と、電流経路形成回路33と、スイッチング制御回路35と、を有する。 
[0045]
インダクタ素子L(インダクタ素子の一例)は、例えば、コイルなどのインダクタンス成分を有する素子である。インダクタ素子Lは、第1スイッチング素子SW1(第1スイッチング素子の一例)を介して、一端を第1入力端子I1(第1入力)に接続する。一方、インダクタ素子Lの他端は、第2スイッチング素子SW2(第2スイッチング素子の一例)を介して、第2入力端子I2(第2入力)を接続する。 
[0046]
第1スイッチング素子SW1と第2スイッチング素子SW2とを共にオン状態とすると、入力部1はインダクタ素子Lを接続する。入力部1が交流電源PSを接続している場合、動作中の交流電源PSは、インダクタ素子Lに交流電力を供給する。 
[0047]
一方、第1スイッチング素子SW1又は第2スイッチング素子SW2のいずれかがオフ状態の場合、インダクタ素子Lは、整流回路31を介して、第1キャパシタ素子C1へと電流を流すことができる。 
[0048]
第1スイッチング素子SW1及び第2スイッチング素子SW2は、外部からの信号によりオン状態とオフ状態とを切り替えて、回路を接続又は切断可能な素子である。本実施形態の第1スイッチング素子SW1及び第2スイッチング素子SW2は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。その他、例えば、MOSFET以外の電界効果トランジスタ、バイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)、サイリスタなどのスイッチング特性を有する半導体素子を使用できる。 
[0049]
図3に示すように、整流回路31は、第1整流素子D1(第1整流素子の一例)と第2整流素子D2(第2整流素子の一例)の2つの整流素子を有する。第1整流素子D1及び第2整流素子D2は、これらのカソード側を、共通接続端CTにおいて共通に接続する。一方、第1整流素子D1は、第1スイッチング素子SW1とインダクタ素子Lの間において、そのアノード側を接続する。第2整流素子D2は、第2スイッチング素子SW2とインダクタ素子Lとの間において、そのアノード側を接続する。 
[0050]
本実施形態の整流回路31が上記の構成を有することにより、本実施形態の整流回路31は、インダクタ素子Lから第1キャパシタ素子C1に電流を流す一方、その逆方向には流さなくなる。 
[0051]
MOSFETである第1スイッチング素子SW1及び第2スイッチング素子SW2は、それぞれ、ソース-ドレイン間に並列に第3整流素子D31、D32(第3整流素子の一例)を接続する。第1スイッチング素子SW1側の第3整流素子D31は、アノード側を第1入力端子I1に接続し、カソード側をインダクタ素子L及び整流回路31に接続する。一方、第2スイッチング素子SW2側の第3整流素子D32は、アノード側を第2入力端子I2に接続し、カソード側をインダクタ素子L及び整流回路31に接続する。 
[0052]
第3整流素子D31、D32は、第1スイッチング素子SW1又は第2スイッチング素子SW2がオフ状態である場合に、これらのスイッチング素子をバイパスする電流経路を形成する。 
[0053]
第1スイッチング素子SW1及び第2スイッチング素子SW2が第3整流素子D31、D32を並列接続することにより、電流は、入力電圧のゼロクロス点近傍において、第3整流素子D31またはD32を通過して流れることができる。 
[0054]
第1整流素子D1、第2整流素子D2、第3整流素子D31、D32は、例えば、PNダイオード、ショットキーバリアダイオードなどのダイオードである。 
[0055]
第1キャパシタ素子C1(第1キャパシタ素子の一例)は、一端を共通接続端CTに接続し、他端を第2出力端子O2に接続する。また、第1キャパシタ素子C1は、共通接続端CTを接続する一端を、第1出力端子O1に接続する。これにより、第1キャパシタ素子C1は、第1出力端子O1及び第2出力端子O2を並列接続し、第1出力端子O1と第2出力端子O2の間に出力電圧V outを出力する。 
[0056]
第1キャパシタ素子C1は、比較的大きなキャパシタンスを有するコンデンサである。第1キャパシタ素子C1は、「平滑コンデンサ」とも呼ばれ、整流回路31を介して供給される電流により充電し、出力電圧V outの電圧を維持する。また、第1キャパシタ素子C1は、出力電圧V outが急激に低下することを抑制する。 
[0057]
電流経路形成回路33(電流経路形成回路の一例)は、2つの接続端T1、T2(接続端の一例)を有する回路である。電流経路形成回路33は、一方の接続端T1を第1入力端子I1に接続する。一方、他方の接続端T2を第2入力端子I2に接続する。これにより、電流経路形成回路33は、第1入力端子I1と第2入力端子I2の間に電流が流れる経路を形成する。 
[0058]
本実施形態においては、第2キャパシタ素子C2(第2キャパシタ素子の一例)が電流経路形成回路33を構成する。具体的には、第2キャパシタ素子C2は、一端を接続端T1に接続し、他端を接続端T2に接続する。これにより、第2キャパシタ素子C2は、第1入力端子I1と第2入力端子I2を並列接続し、入力部1が交流電源PSを接続する場合には、第1入力端子I1と第2入力端子I2との間に交流電流の少なくとも一部を過渡的に流すことができる。 
[0059]
スイッチング制御回路35は、変換回路3の所定箇所の電位及び/又は電流値に基づいて、第1スイッチング素子SW1及び第2スイッチング素子SW2のオン状態とオフ状態とを制御する。 
[0060]
例えば、PWM信号発生回路と、電位測定回路及び/又は電流測定回路と、を含んだハードウェアが、スイッチング制御回路35を構成できる。または、SoC(System on Chip)が、上記の回路を含んでスイッチング制御回路35を構成してもよい。 
[0061]
または、CPU、記憶素子(RAM、ROMなど)、A/Dインターフェース、D/Aインターフェースなどを含んだコンピュータシステムがスイッチング制御回路35を構成してもよい。この場合、スイッチング制御回路35により実行可能なプログラムが、第1スイッチング素子SW1及び第2スイッチング素子SW2のオン状態とオフ状態を制御してもよい。また、スイッチング制御回路35の記憶素子が、当該プログラムを記憶してもよい。 
[0062]
さらに、スイッチング制御回路35は、外部の装置と接続可能なインターフェースを有してもよい。この場合、当該インターフェースに接続された外部の装置が、スイッチング制御回路35を介して、第1スイッチング素子SW1及び第2スイッチング素子SW2のオン状態とオフ状態を制御してもよい。 
[0063]
変換回路3が上記の構成を有することにより、変換回路3は、以下に説明するスイッチング制御回路35の制御により、交流電源PSの入力電圧V inを出力電圧V outに変換すると共に、交流電源PSからの交流電力の力率を改善する力率改善回路として機能する。 
[0064]
以下、上記の第1スイッチング回路SW-1及び第2スイッチング回路SW-2が、図3に示す実施の形態1に係る変換回路3のどの部分に対応するかについて説明する。後述する他の回路構成を有する変換回路においても、以下の対応関係は成立する。 図1の第1スイッチング回路SW-1は、変換回路3の第1スイッチング素子SW1と、第3整流素子D31と、第1整流素子D1とにより構成される回路に対応する。具体的には、第1スイッチング回路SW-1において、第1スイッチング素子SW1の一端は第1端子T-1を接続し、他端は第2端子T-2を接続する。第1整流素子D1のアノード側の一端は第1端子T-1を接続し、カソード側の他端は第3端子T-3を接続する。 
[0065]
上記の構成において、第1スイッチング回路SW-1の第1状態は、第1スイッチング素子SW1がオン状態であるか、又は、第3整流素子D31に順方向の電圧が印加される(第3整流素子D31に電流が流れる)状態に対応する。 
[0066]
第1スイッチング回路SW-1の第2状態は、第1スイッチング素子SW1がオフ状態であり、かつ、第3整流素子D31に逆方向の電圧が印加される(第3整流素子D31に電流が流れない)ことにより、第1整流素子D1にのみ電流が流れることが可能な状態に対応する。 
[0067]
一方、図1の第2スイッチング回路SW-2は、変換回路3の第2スイッチング素子SW2と、第3整流素子D32と、第2整流素子D2とにより構成される回路に対応する。具体的には、第2スイッチング素子SW2の一端は第4端子T-4を接続し、他端は第5端子T-5を接続する。第2整流素子D2のアノード側の一端は第4端子T-4を接続し、カソード側の他端は第6端子T-6を接続する。 
[0068]
上記の構成において、第2スイッチング回路SW-2の第1状態は、第2スイッチング素子SW2がオン状態であるか、又は、第3整流素子D32に順方向の電圧が印加される(第3整流素子D32に電流が流れる)状態に対応する。 
[0069]
第2スイッチング回路SW-2の第2状態は、第2スイッチング素子SW2がオフ状態であり、かつ、第3整流素子D32に逆方向の電圧が印加されることにより、第2整流素子D2にのみ電流が流れることが可能な状態に対応する。 
[0070]
[1-3.交直変換回路の動作]



 以下、実施の形態1に係る交直変換回路100の動作について図4A~図6を用いて説明する。交直変換回路100を力率改善回路として動作させるため、本実施形態では、入力電圧V inの正負に従って選択したスイッチング素子のオン状態とオフ状態とを、入力電圧V inの周波数よりも高周波数にて繰り返し切り替える。 
[0071]
具体的には、入力電圧V inが正、つまり、ライブ側の電位VLがニュートラル側の電位VNよりも高い(VL>VN)場合には、第2スイッチング素子SW2のオン状態とオフ状態を繰り返し切り替える。一方、入力電圧V inが負(VL<VN)の場合には、第1スイッチング素子SW1のオン状態とオフ状態を繰り返し切り替える。よって、以下においては、まず、(i)VL>VNの期間中、及び、(ii)VL<VNの期間中、のそれぞれについて交直変換回路100の動作を説明する。その後、入力電圧V inの1周期(交流周期の全般)における動作(力率改善動作)について説明する。 
[0072]
[1-3-1.VL>VNの期間中における動作]



 まず、VL>VNの期間中に第2スイッチング素子SW2のオン状態とオフ状態を切り替える場合の動作について、図4A及び図4Bを用いて説明する。図4Aは、VL>VNであり、かつ、第2スイッチング素子がオン状態のときの電流の流れを示す図である。図4Bは、VL>VNであり、かつ、第2スイッチング素子がオフ状態のときの電流の流れを示す図である。 
[0073]
VL>VNであるときに第2スイッチング素子SW2がオン状態(図1においては、第1スイッチング回路SW-1と第2スイッチング回路SW-2の両方が第1状態であることに対応)となると、交流電源PSは、図4Aに示すように、第1極P1から、(1)第1入力端子I1、(2)第3整流素子D31、(3)インダクタ素子L、(4)第2スイッチング素子SW2、(5)第2入力端子I2、を順に通過して第2極P2へと流れる入力電流i inを流す。つまり、交流電源PSは、インダクタ素子Lにエネルギーを蓄積するための入力電流i inを流す。 
[0074]
入力電流i inがインダクタ素子Lに流れることにより、入力電流i inは、時間に対してほぼリニアに増加する。また、後述するように、電流臨界モードで動作させる場合には、第2スイッチング素子SW2は一定時間オン状態を維持するように動作させてもよい。この場合、入力電流i inの増加の割合は入力電圧V inの大きさにほぼ比例する。そのため、第2スイッチング素子SW2がオフ状態に切り替わる直前の入力電流i inは、入力電圧V inの大きさに従って大きくなる。この場合の第2スイッチング素子SW2をオン状態にする一定時間の長さは、出力電圧V outをほぼ一定とするようにフィードバックによって決定することができる。 
[0075]
一方、VL>VNであるときに第2スイッチング素子SW2がオフ状態(図1においては、第1スイッチング回路SW-1が第1状態、第2スイッチング回路SW-2が第2状態であることに対応)となると、インダクタ素子Lから第2入力端子I2へ向かう電流経路が存在しなくなる。よって、交流電源PSは、図4Bに示すように、第1極P1から、(1)第1入力端子I1、(2)第3整流素子D31、(3)インダクタ素子L、(4)第2整流素子D2、(5)第1キャパシタ素子C1、(6)第2入力端子I2を通過して、第2極P2へと入力電流i inを流す。 
[0076]
すなわち、第2スイッチング素子SW2がオフ状態となると、第2スイッチング素子SW2がオン状態であったときに蓄積されたインダクタ素子Lのエネルギーは、電流経路が存在する第2整流素子D2を通過して第1キャパシタ素子C1へと移動する。当該エネルギーの移動に伴い発生する入力電流i inは、第1キャパシタ素子C1を充電する。この場合の入力電流i inは、第1キャパシタ素子C1の充電中に減少していき、蓄積されたエネルギーの移動が終了すると0となる。この結果、入力電流i inは単調減少する。 
[0077]
本実施形態においては、図4Bに示すように、入力電流i inは、インダクタ素子Lから第1キャパシタ素子C1の第1出力端子O1側への方向(及び第2出力端子O2から第2極P2への方向)に流れる。この入力電流i inによる充電により、第1キャパシタ素子C1は、第1出力端子O1側の電位を第2出力端子O2側よりも高い状態に維持する。 
[0078]
VL>VNの期間中において第2スイッチング素子SW2がオン状態となっている間、第1キャパシタ素子C1は、負荷LOの存在などにより放電する。当該放電により、第1キャパシタ素子C1を並列接続している第1出力端子O1と第2出力端子O2との間の出力電圧V outは低下する。 
[0079]
よって、第2スイッチング素子SW2をオフ状態にして第1キャパシタ素子C1を充電することにより、放電により低下した出力電圧V outを回復できる。また、第2スイッチング素子SW2のオン状態とオフ状態とを繰り返して第1キャパシタ素子C1の充放電を高速に繰り返すことで、出力電圧V outをほぼ一定の電圧に維持できる。 
[0080]
また、第2入力端子I2は第2極P2を接続し、その電位はニュートラル側の電位VNとなっている。第2入力端子I2は、電圧降下を生じさせる素子を介さず、第2出力端子O2を接続する。よって、VL>VNの期間中、第2出力端子O2の電位はニュートラル側の電位VNを維持している。 
[0081]
[1-3-2.VL<VNの期間中における動作]



 次に、VL<VNの期間中に第1スイッチング素子SW1のオン状態とオフ状態を切り替える場合の動作について、図5A及び図5Bを用いて説明する。図5Aは、VL<VNであり、かつ、第1スイッチング素子がオン状態のときの電流の流れを示す図である。図5Bは、VL<VNであり、かつ、第1スイッチング素子がオフ状態のときの電流の流れを示す図である。 
[0082]
VL<VNであるときに第1スイッチング素子SW1がオン状態(図1においては、第1スイッチング回路SW-1と第2スイッチング回路SW-2の両方が第1状態であることに対応)となると、交流電源PSは、図5Aに示すように、第2極P2から、(1)第2入力端子I2、(2)第3整流素子D32、(3)インダクタ素子L、(4)第1スイッチング素子SW1、(5)第1入力端子I1、を順に通過して第1極P1へと入力電流i inを流す。これにより、インダクタ素子Lはエネルギーを蓄積する。図4A及び図5Aに示すように、このときにインダクタ素子Lに流れる電流の向きは、上記のVL>VNでありかつ第2スイッチング素子SW2がオン状態であるときに流れる電流の向きとは逆となっている。 
[0083]
上記の入力電流i inの絶対値は、VL>VNの場合と同様に、時間に対してほぼリニアに増加する。また、第1スイッチング素子SW1がオフ状態に切り替わる直前の入力電流i inの絶対値は、入力電圧V inの絶対値の大きさに従って大きくなる。 
[0084]
一方、VL<VNであるときに第1スイッチング素子SW1がオフ状態(図1においては、第1スイッチング回路SW-1が第2状態、第2スイッチング回路SW-2が第1状態であることに対応)となると、交流電源PSは、図5Bに示すように、第2極P2から、(1)第2入力端子I2、(2)第2キャパシタ素子C2、(3)第1入力端子I1を通過して、第1極P1へと入力電流i inを流す。すなわち、第2キャパシタ素子C2が、第1スイッチング素子SW1オフ状態の期間における、入力電流の電流経路となることで、入力電流が途絶して入力電流i inに高調波が発生することを抑制し、力率を向上することができる。 
[0085]
この他にも、(1’)インダクタ素子L、(2’)第1整流素子D1、(3’)第1キャパシタ素子C1、(4’)第3整流素子D32が形成する閉回路にも電流が流れる。この閉回路に流れる電流は、第1スイッチング素子SW1がオフ状態となる直前までにインダクタ素子Lに蓄積していたエネルギーが移動することにより流れる。この閉回路に流れる電流は、インダクタ素子Lから第1出力端子O1の方向(及び第2出力端子O2からインダクタ素子の方向)へと流れ、第1キャパシタ素子C1を充電し、第1出力端子O1側の電位を第2出力端子O2側よりも高い状態に維持する。 
[0086]
VL<VNの期間中において第1スイッチング素子SW1がオン状態となっている間も、第1キャパシタ素子C1は、負荷LOの存在などにより放電する。当該放電により、第1キャパシタ素子C1を並列接続している第1出力端子O1と第2出力端子O2との間の出力電圧V outは低下する。 
[0087]
よって、第1スイッチング素子SW1をオフ状態にして第1キャパシタ素子C1を充電することにより、放電により低下した出力電圧V outを回復できる。また、第2スイッチング素子SW2のオン状態とオフ状態とを繰り返して第1キャパシタ素子C1の充放電を高速に繰り返すことで、出力電圧V outをほぼ一定の電圧に維持できる。 
[0088]
また、第2入力端子I2は第2極P2を接続し、その電位はニュートラル側の電位VNとなっている。第2入力端子I2は、電圧降下を生じさせる素子を介さず、第2出力端子O2を接続する。よって、VL<VNの期間中も、第2出力端子O2の電位はニュートラル側の電位VNを維持している。 
[0089]
上記のように、本実施形態の交直変換回路100では、高い頻度でインダクタ素子Lから第1出力端子O1の方向へと電流が一方向に流れることで、図5Cの(b)に示すように、入力電圧V inの交流周期の全域にわたり、出力電圧V outは、第1出力端子O1側の電位を第2出力端子O2側よりも高い状態にして、VLとVNの電位差の絶対値abs(VL-VN)(abs():括弧内の数値の絶対値)よりも常に高い値でほぼ一定となっている。すなわち、交直変換回路100は、交直変換機能を実現できている。なお、図5Cの(a)は、入力電圧V inの時間変化を示している。 
[0090]
また、本実施形態の交直変換回路100では、図5Cの(c)に示すように、入力電圧V inの交流周期の全域において、第2出力端子O2の電位はニュートラル側の電位VNを維持している。その結果、本実施形態の交直変換回路100では、第2出力端子O2の電位が時間に対して変化することがなくなり、地絡電流、コモンモードノイズの発生確率を極めて小さくできる。 
[0091]
[1-3-3.交直変換回路における力率改善動作]



 次に、本実施形態の交直変換回路100における力率改善動作について、図6を用いて説明する。図6は、交直変換回路における力率改善動作の一例を模式的に示すタイムチャートである。(a)は入力電圧V in、(b)は第1スイッチング素子SW1の制御信号(ゲート電圧)、(c)は第2スイッチング素子SW2の制御信号(ゲート電圧)、(d)は交流電源PSからの入力電流i in、を示す。 
[0092]
以下の説明では、ニュートラル側の電位VNは0Vとする。また、ライブ側の電位VLは、図2の(a)に示すように、周期Tにて時間に対して正弦波状に変化するものとする。その結果、入力電圧V in(VL-VN)は、図6の(a)に示すように、周期Tを有する正弦波となる。また、図6の(b)及び(c)に示すように、オン状態とオフ状態の切り替えを行わない側のスイッチング素子は、オフ状態を維持するものとする。 
[0093]
さらに、力率改善動作は、「電流臨界モード」にて実行するものとする。電流臨界モードは、スイッチング状態を繰り返し切り替えるスイッチング素子において、オン状態に維持する時間を一定とし、オフ状態からオン状態へ切り替えるタイミングをインダクタ素子Lに流れる電流が0となったタイミングとするモードである。 
[0094]
入力電圧V inが0Vから増加し最大値となった後再び0Vまで戻ってくるまでの半周期(時間が0からT/2まで)の間、スイッチング制御回路35は、第2スイッチング素子SW2のオン状態とオフ状態とを、入力電圧V inの周波数よりも高周波数にて繰り返し切り替える。これにより、入力電流i inは、第2スイッチング素子SW2のスイッチング状態の切り替えに従って、入力電圧V inの周波数よりも高い頻度にて増加と減少を繰り返し、図6の(d)の点線にて示すような三角波形状となる。 
[0095]
また、第2スイッチング素子SW2がオフ状態に切り替わる直前の入力電流i inは入力電圧V inに従って増加する。この結果、入力電流i inのピーク・ツゥー・ピーク値は入力電圧V inに従って増加し、入力電流i inの平均値(図6の(d)において太実線にて示す)は入力電圧V inとほぼ同位相となる。 
[0096]
一方、入力電圧V inが0Vから減少し最小値となった後再び0Vまで戻ってくるまでの半周期(時間がT/2からTまで)の間、スイッチング制御回路35は、第1スイッチング素子SW1のオン状態とオフ状態と、を入力電圧V inの周波数よりも高周波数にて切り替える。これにより、VL>VNである場合と同様に、入力電流i inは負方向に絶対値が大きい三角波形状となる。また、入力電流i inの平均値は、入力電圧V inとほぼ同位相となる。 
[0097]
このように、入力電圧V inの交流周期の全域にわたり、入力電流i inの平均値の位相は、入力電圧V inとほぼ同位相となっており、交流電源PSから出力される交流電力の力率は高い状態となっている(力率改善動作が実現されている)。 なお、本構成をとることにより、VL>VNの状態で交流入力(入力電圧)が突然印加されても、第1整流素子D1が設けられていることにより、第1キャパシタ素子C1への突入電流は、第1整流素子D1経由で発生し、インダクタ素子Lをほとんど通過しない。そのため、インダクタ素子L経由で突入電流が発生する場合に比較して、オーバーシュート電圧の発生を抑えることができる。その結果、交直変換回路100の信頼性を向上し、素子耐圧を低減できる効果も得られる。 
[0098]
(実施の形態2)



 図7に示すように、実施の形態2に係る交直変換回路200は、入力電圧V inの半周期の少なくとも一部において、オン状態とオフ状態とを繰り返し切り替えない方のスイッチング素子を、オン状態に維持してもよい。 
[0099]
整流素子は、素子の両端の電位差が所定値以上となったときに電流を流すとの特性を有している。よって、整流素子に電流が流れると、整流素子に印加された電位差と整流素子に流れる電流とにより電力損失(導通損失と呼ぶことにする)が発生する。一方、オン状態のスイッチング素子は、導通状態となっているので、このような整流素子の導通損失がほとんど発生しない。 
[0100]
よって、力率改善動作において、オン状態とオフ状態とを切り替えない方のスイッチング素子をオン状態に維持することにより、第3整流素子D31、D32を経由して流していた電流を、オン状態のスイッチング素子に流すことができる。この結果、交直変換回路200の導通損失を減少できる。 
[0101]
また、オン状態とオフ状態を切り替えないスイッチング素子をオン状態に維持する場合、入力電圧V inがゼロクロス点に到達した所定の時間後、あるいは入力電圧V inがゼロクロス点通過後、所定の電圧に達したときにオン状態にし、かつ、次のゼロクロス点に到達する手前のタイミングにおいてオフ状態に切り替えることが好ましい。これにより、ゼロクロス点の検知に誤差が生じていても、ゼロクロス点の到達前にオン状態を開始し、及び/又は、ゼロクロス点の到達後にオン状態を終了するといった誤動作を防止できる。 
[0102]
さらに、実施の形態2に係る交直変換回路200においても、第1スイッチング素子SW1及び第2スイッチング素子SW2は、第3整流素子D31、D32を並列接続することが好ましい。これにより、両方のスイッチング素子がオフ状態となっている入力電圧V inのゼロクロス点において、第3整流素子D31、D32を経由して電流を流すことができる。その結果、実施の形態2の交直変換回路200を安定して動作できる。 
[0103]
(実施の形態3)



 図8に示すように、実施の形態3に係る交直変換回路300において、第1入力端子I1がニュートラル側の電位VNを有する第2極P2を接続し、第2入力端子I2がライブ側の電位VLを有する第1極P1を接続してもよい。 
[0104]
実施の形態3に係る交直変換回路300においては、力率改善動作において、VL>VNの場合に、第1スイッチング素子SW1のオン状態とオフ状態を繰り返し切り替える。一方、VL<VNの場合に、第2スイッチング素子SW2のオン状態とオフ状態を繰り返し切り替える。 
[0105]
実施の形態3に係る交直変換回路300においては、第2入力端子I2が第1極P1を接続している。よって、第2出力端子O2は、入力電圧V inの交流周期の全域にわたり、ライブ側の電位VLと同電位となっている。この場合、第2出力端子O2の電位は、図2の(a)に示すように、正弦波状に連続的に変化する。第2出力端子O2の電位は時間に対して変化するものの、その変化は急激なものでなく、かつ、連続的な変化である。よって、第2出力端子O2において、ノイズ及び/又は地絡電流などの発生確率を低くできる。 
[0106]
(実施の形態4)



 実施の形態1~3に係る交直変換回路100~300に備わる第3整流素子D31、D32は、図9に示す実施の形態4に係る交直変換回路400のように省略できる。これにより、交直変換回路400では、構成部品を他の実施の形態に係る交直変換回路100~300よりも少なくできる。 
[0107]
実施の形態4に係る交直変換回路400では、実施の形態1~3における第3整流素子D31、D32の機能は、第1スイッチング素子SW1及び第2スイッチング素子SW2内部に形成された整流素子(本体ダイオード、寄生ダイオードなどと呼ばれる)により実現されてもよい。 
[0108]
また、実施の形態4に係る交直変換回路400において、実施の形態2において説明した、入力電圧V inの各半周期中において、オン状態とオフ状態とを切り替えない方のスイッチング素子をオン状態に維持する制御を実行してもよい。これにより、交直変換回路400は、部品点数を減らしつつ、導通損失を減少できる。 
[0109]
(実施の形態5)



 第1整流素子D1、第2整流素子D2、及び/又は第3整流素子D31、D32の接続方向を、図10に示す実施の形態5に係る交直変換回路500のように、全て逆向きとしてもよい。 
[0110]
具体的には、整流回路31において、第1整流素子D1のアノード側と第2整流素子D2のアノード側とを共通接続端CTにおいて共通に接続する。第1整流素子D1のカソード側を第1スイッチング素子SW1とインダクタ素子Lとの間に接続し、第2整流素子D2のカソード側を第2スイッチング素子SW2とインダクタ素子Lとの間に接続する。 
[0111]
また、第1スイッチング素子SW1側の第3整流素子D31は、カソード側を第1入力端子I1に接続し、アノード側をインダクタ素子Lに接続する。一方、第2スイッチング素子SW2側の第3整流素子D32は、カソード側を第2入力端子I2に接続し、アノード側をインダクタ素子Lに接続する。 
[0112]
実施の形態5に係る交直変換回路500では、VL>VNの期間中に第1スイッチング素子SW1のオン状態とオフ状態を繰り返し切り替え、VL<VNの期間中に第2スイッチング素子SW2のオン状態とオフ状態を繰り返し切り替えて、力率改善動作を実行する。 
[0113]
具体的には、VL>VNの期間中に第1スイッチング素子SW1をオン状態とすると、図11Aに示すように、入力電流i inは、第1極P1から、(1)第1入力端子I1、(2)第1スイッチング素子SW1、(3)インダクタ素子L、(4)第3整流素子D32、(5)第2入力端子I2、を順に通過して、第2極P2へと流れる。この入力電流i inにより、インダクタ素子Lはエネルギーを蓄積する。 
[0114]
一方、第1スイッチング素子SW1をオフ状態にすると、交流電源PSは、図11Bに示すように、第1極P1から、(1)第1入力端子I1、(2)第2キャパシタ素子C2、(3)第2入力端子I2、を順に通過して第2極P2へと入力電流i inを流す。 
[0115]
この他に、(1’)インダクタ素子L、(2’)第3整流素子D32、(3’)第1キャパシタ素子C1、(4’)第1整流素子D1が形成する閉回路にも電流が流れる。当該電流は、第1スイッチング素子SW1がオフ状態となる直前までインダクタ素子Lが蓄積していたエネルギーにより流れる。また、当該電流は、第1出力端子O1からインダクタ素子Lの方向(及びインダクタ素子Lから第2出力端子O2の方向)に流れ、第1キャパシタ素子C1の第2出力端子O2側の電位が第1出力端子O1側より高くなるよう、第1キャパシタ素子C1を充電する。すなわち、第1キャパシタ素子C1は、第1出力端子O1を第2出力端子O2よりも低い電位に維持する。 
[0116]
一方、VL<VNの期間中に第2スイッチング素子SW2をオン状態とすると、図12Aに示すように、入力電流i inは、第2極P2から、(1)第2入力端子I2、(2)第2スイッチング素子SW2、(3)インダクタ素子L、(4)第3整流素子D31、(5)第1入力端子I1、を順に通過して、第1極P1へと流れる。 
[0117]
第2スイッチング素子SW2をオフ状態に切り替えると、図12Bに示すように、入力電流i inは、第2極P2から、(1)第2入力端子I2、(2)第1キャパシタ素子C1、(3)第2整流素子D2、(4)インダクタ素子L、(5)第3整流素子D31、(6)第1入力端子I1、を順に通過して、第1極P1へと流れる。当該入力電流i inは、第1出力端子O1からインダクタ素子Lの方向(及び第2極P2から第2出力端子O2の方向)へ流れ、第1キャパシタ素子C1の第2出力端子O2側の電位が第1出力端子O1側より高くなるよう、第1キャパシタ素子C1を充電する。すなわち、第1キャパシタ素子C1は、第1出力端子O1を第2出力端子O2よりも低い電位に維持するとともに、第2出力端子O2と第1出力端子O1との電位差を、VLとVNの電位差の絶対値abs(VL-VN)よりも常に高い値となるようにする。 
[0118]
実施の形態5に係る交直変換回路500が上記のように動作することにより、出力部5は、実施の形態1~4に係る交直変換回路100~400が出力する出力電圧とは符号が逆転した電圧を、出力電圧V outとして出力できる。 なお、本構成をとることにより、VL<VNの状態で交流入力が突然印加されても、第1整流素子D1が設けられていることにより、第1キャパシタ素子C1への突入電流は、第1整流素子D1経由で発生し、インダクタ素子Lをほとんど通過しない。そのため、インダクタ素子L経由で突入電流が発生する場合に比較して、オーバーシュート電圧の発生を抑えることができる。この結果、交直変換回路500の信頼性を向上し、素子耐圧を低減できる効果も得られる。 
[0119]
(実施の形態6)



 実施の形態6に係る交直変換回路600は、第1整流素子D1が整流作用を開始後に第1整流素子D1をバイパスする電流経路(第1バイパス電流経路)を形成してもよい。または、第2整流素子D2が整流作用を開始後に第2整流素子D2をバイパスする電流経路(第2バイパス電流経路)を形成してもよい。具体的には、図13に示すように、交直変換回路600は、第1整流素子D1を並列接続する第3スイッチング素子SW3、及び/又は、第2整流素子D2を並列接続する第4スイッチング素子SW4を有してもよい。 
[0120]
第3スイッチング素子SW3は、VL<VNの期間中に第1スイッチング素子SW1がオフ状態となり、第1整流素子D1に順方向の電流(インダクタ素子Lから第1キャパシタ素子C1への方向の電流)が流れたら、オン状態となる。これにより、インダクタ素子Lから第1キャパシタ素子C1へ流れる電流は、第1整流素子D1をバイパスして、オン状態の第3スイッチング素子SW3(第1バイパス電流経路)を流れる。これにより、第1整流素子D1にて発生する導電損失を抑制できる。 
[0121]
第3スイッチング素子SW3は、その後、第1スイッチング素子SW1がオン状態に切り替わる前にオフ状態となり、第1バイパス電流経路を切断する。これにより、第1キャパシタ素子C1から第1バイパス電流経路を通過する逆電流が発生することを回避できる。 
[0122]
第3スイッチング素子SW3は、例えば、第1整流素子D1に流れる電流がある閾値以下(ただし、第1スイッチング素子SW1がオン状態となる電流値より大)となったタイミングにてオフ状態に切り替わってもよい。これにより、第3スイッチング素子SW3は、第1整流素子D1に流れる電流値に基づいて、第1スイッチング素子SW1がオン状態となる前にオフ状態とできる。 
[0123]
第4スイッチング素子SW4は、VL>VNの期間中に第2スイッチング素子SW2がオフ状態となり、第2整流素子D2に順方向の電流が流れたらオン状態となる。これにより、インダクタ素子Lから第1キャパシタ素子C1へ流れる電流は、第2整流素子D2をバイパスして、オン状態の第4スイッチング素子SW4(第2バイパス電流経路)を流れる。これにより、第2整流素子D2にて発生する導電損失を抑制できる。 
[0124]
第4スイッチング素子SW4は、その後、第2スイッチング素子SW2がオン状態に切り替わる前にオフ状態となり、第2バイパス電流経路を切断する。これにより、第1キャパシタ素子C1から第2バイパス電流経路を通過する逆電流が発生することを回避できる。 
[0125]
(実施の形態7)



 上記の実施の形態1~6に係る交直変換回路100~600においては、第2キャパシタ素子C2のみが電流経路形成回路33を形成していたが、これに限られない。電流経路形成回路33は、第2キャパシタ素子C2以外の素子を含んでいてもよい。例えば、以下の例1~3のような回路を、電流経路形成回路33として用いることもできる。 
[0126]
[例1]



 図14Aに示すように、実施の形態7の例1に係る交直変換回路700Aにおいて、電流経路形成回路33は、2つの接続端T1、T2の間において、第2キャパシタ素子C2と抵抗素子Rの直列回路を構成してもよい。図14Aは、実施の形態7の例1に係る交直変換回路を示す図である。例1の交直変換回路700Aでは、抵抗素子Rの抵抗値を適宜調節することで、第2キャパシタ素子C2(電流経路形成回路33)に流れる電流の大きさ、及び/又は、電流経路形成回路33の時定数を調整できる。 
[0127]
[例2]



 実施の形態7の例2に係る交直変換回路700Bの電流経路形成回路33において、第2キャパシタ素子C2は、図14Bに示すように、第5スイッチング素子SW5を介して、第1入力端子I1(又は第2入力端子I2)を接続してもよい。図14Bは、実施の形態7の例2に係る交直変換回路を示す図である。 
[0128]
第5スイッチング素子SW5は、第1スイッチング素子SW1がオン状態であるときにはオフ状態となり、オフ状態のときにはオン状態となる。よって、第5スイッチング素子SW5は、例えば、第1スイッチング素子SW1とはチャネルの型(n型チャネル又はp型チャネル)が異なるMOSFETである。その他、第5スイッチング素子SW5は、第1スイッチング素子SW1とチャネルの型が同一であるMOSFETと、第1スイッチング素子SW1のゲートに入力する信号を反転させて上記のMOSFETのゲートに入力するNOT回路と、により構成されてもよい。 
[0129]
さらに、スイッチング制御回路35は、第5スイッチング素子SW5に、第1スイッチング素子SW1の制御信号とは独立した制御信号を出力してもよい。 
[0130]
第2キャパシタ素子C2が第5スイッチング素子SW5を直列接続することにより、入力電圧V inの交流周期のうちの必要な期間中(第1スイッチング素子SW1がオフ状態の期間中)にのみ、第2キャパシタ素子C2に電流を流すことができる。その結果、交流電源PSの消費電力を節約できる。 
[0131]
[例3]



 実施の形態7の例3に係る交直変換回路700Cの電流経路形成回路33は、図14Cに示すように、上記の第5スイッチング素子SW5に加えて、さらに、第2キャパシタ素子C2を並列接続する第6スイッチング素子SW6を有していてもよい。また、必要に応じて、第2キャパシタ素子C2は、抵抗素子Rを直列接続していてもよい。図14Cは、実施の形態7の例3に係る交直変換回路を示す図である。 
[0132]
第6スイッチング素子SW6は、第1スイッチング素子SW1がオン状態のときに第2キャパシタ素子C2の両端を短絡する。これにより、第1スイッチング素子SW1がオン状態の間に、第2キャパシタ素子C2は放電する。第5スイッチング素子SW5及び抵抗素子Rの構成及び機能は、「例1」及び「例2」にて説明したのと同様であるので、説明を省略する。 
[0133]
実施の形態7の例3に係る交直変換回路700Cの動作について、図15を用いて説明する。図15は、実施の形態7の例3に係る交直変換回路の動作を模式的に示すタイムチャートである。図15の(a)は入力電圧V in、(b)は第1スイッチング素子SW1の制御信号、(c)は第2キャパシタ素子C2の両端の電圧、(d)は第2キャパシタ素子C2の電流、(e)は入力電流i inを示す。 
[0134]
図15に示す動作の例では、図15の(b)に示すように、VL>VNの期間内において、第1スイッチング素子SW1はオン状態を保持する。このとき、第5スイッチング素子SW5はオフ状態、第6スイッチング素子SW6はオン状態となるので、図15の(c)に示すように、VL>VNの期間中、第2キャパシタ素子C2の電圧は0である。また、図15の(d)に示すように、VL>VNの期間中、第2キャパシタ素子C2に流れる電流は0となる。 
[0135]
一方、VL<VNの期間中に、第1スイッチング素子SW1のオン状態とオフ状態を繰り返し切り替えることにより、図15の(c)及び(d)に示すように、当該オン状態とオフ状態の切り替えに従い、第2キャパシタ素子C2は充放電を繰り返す。具体的には、第1スイッチング素子SW1がオン状態のときに放電し、オフ状態のときに充電する。 
[0136]
また、第5スイッチング素子SW5は、第1スイッチング素子SW1がオフ状態のときに、第2キャパシタ素子C2と交流電源PSを接続する。よって、VL<VNの期間中、交流電源PSは、時間に対して単調減少する第2キャパシタ素子C2を充電するための電流を、入力電流i inとして流す。 
[0137]
このようにして、実施の形態7の例3に係る交直変換回路700Cにおいても、図15の(e)に示すように、スイッチング素子のオン状態とオフ状態を繰り返し切り替えることにより、入力電流i inは三角波に類似した波形を有する。また、入力電流i inのピーク・ツゥー・ピーク値は、入力電圧V inに同期して変化する。 
[0138]
[比較例1]



 以下、上記の実施の形態1~7に係る交直変換回路100~700Cとの比較例1として、図16Aに示す従来の力率改善回路800の動作について説明する。図16Aは、比較例1の力率改善回路の構成を示す図である。図16Aに示す力率改善回路800は、トーテムポール方式のブリッジレス力率改善回路である。 
[0139]
以下の説明において、交流電源PS’のライブ側の極がインダクタL’とスイッチング素子SW2’(ダイオードDS2’)を介して出力端O1’を接続し、ニュートラル側の極がダイオードD1’を介して出力端O2’を接続しているとする。 
[0140]
スイッチング素子SW1’、SW2’が共にオフ状態であり、かつ、VL>VNであるとき、電流は、図16Bに示すように、ライブ側の極から、(1)インダクタL’、(2)ダイオードDS2’、(3)出力端O1’、(4)キャパシタC out’、(5)出力端O2’、(6)ダイオードD1’を通過し、ニュートラル側の極に流れる。この場合、図17に示すように、出力端O2’の電位はVN(にダイオードD1’の電圧降下分を加えた電位)となる。一方、出力電圧V out’を一定に維持するため、出力端O1’の電位はV out’+VNとなる。 
[0141]
一方、スイッチング素子SW1’、SW2’が共にオフ状態で、かつ、VL<VNであるとき、電流は、図16Cに示すように、ニュートラル側の極から、(1)ダイオードD2’、(2)出力端O1’、(3)キャパシタC out’、(4)出力端O2’、(5)ダイオードDS1’、(6)インダクタL’を通過し、ライブ側の極に流れる。この場合、図17に示すように、出力端O1’の電位がVN(にダイオードD2’の電圧降下分を減じた電位)となる。一方、出力電圧V out’を一定に維持するため、出力端O2’の電位はVN-V out’となる。 
[0142]
上記のように、VL>VNとVL<VNとが切り替わるゼロクロス点(図17においては、時間がT/2(T:交流である入力電圧V inの周期)のタイミング)において、図17に示すように、出力端O2’の電位は、VNからVN-V out’へと急激に変化する。上記の浮遊容量はキャパシタンス成分を有し、キャパシタンスは、電圧の時間変化が大きいほどより多くの電流を流す特性がある。よって、力率改善回路800においては、上記のような電位の急激な変化により、大きな地絡電流及び/又はコモンモードノイズが発生する確率が高くなる。 
[0143]
なお、上記の急激な変化は、スイッチング素子SW1’、SW2’のいずれかをオン状態とした場合にも発生する。 
[0144]
[比較例2]



 以下、上記の実施の形態1~7に係る交直変換回路100~700Cとの他の比較例2として、図18Aに示す従来の力率改善回路900の動作について説明する。図18Aは、比較例2の力率改善回路の構成を示す図である。図18Aに示す力率改善回路900は、ブリッジレス力率改善回路の一種である。 
[0145]
以下の説明において、交流電源PS’’のライブ側の極が、スイッチング素子SW1’’、インダクタ素子L1’’、整流素子D1’’を介して出力端O1’’を接続する。また、ライブ側の極は、整流素子D4’’を介して出力端O2’’を接続している。一方、ニュートラル側の極が、整流素子D3’’を介して出力端O2’’を接続しているとする。 
[0146]
スイッチング素子SW1’’、SW2’’が共にオフ状態であり、かつ、VL>VNであるとき、電流は、図18Bに示すように、ライブ側の極から、(1)整流素子D5’’、(2)インダクタ素子L1’’、(3)整流素子D1’’、(4)出力端O1’’、(5)キャパシタ素子C1’’、(6)出力端O2’’、(7)整流素子D3’’を通過し、ニュートラル側の極に流れる。この場合、図19に示すように、出力端O2’’の電位はVN(に整流素子D3’’の電圧降下分を加えた電位)となる。一方、出力電圧V out’’を一定に維持するため、出力端O1’’の電位はV out’’+VNとなる。 
[0147]
一方、スイッチング素子SW1’’、SW2’’が共にオフ状態で、かつ、VL<VNであるとき、電流は、図18Cに示すように、ニュートラル側の極から、(1)整流素子D6’’、(2)インダクタ素子L1’’、(3)整流素子D2’’、(4)出力端O1’’、(5)キャパシタ素子C1’’、(6)出力端O2’’、(7)整流素子D4’’を通過し、ライブ側の極に流れる。この場合、図19に示すように、出力端O2’’の電位がVL(に整流素子D4’’の電圧降下分を加えた電位)となる。一方、出力電圧V out’’を一定に維持するため、出力端O1’’の電位はV out’’+VLとなる。 
[0148]
上記のように、VL>VNとVL<VNとが切り替わるゼロクロス点(図19においては、時間がT/2のタイミング)において、出力端O2’’の電位は、VNからVLへと変化する。ゼロクロス点においてはVL=VNとなっているので、出力端O2’’の電位は、ゼロクロス点において急激には変化しない。また、ライブ側の電位VLも時間に対して急激に変化するものではない。よって、比較例2の力率改善回路900では、大きな地絡電流、及び/又は、コモンモードノイズが発生する確率は低くなる。 
[0149]
その一方、図18B及び図18Cに示すように、比較例2の力率改善回路900においては、電流が3つの整流素子を通過して流れており、上記の実施の形態1~7に係る交直変換回路100と比べ、導通損失が大きくなる。 
[0150]
さらに、図18Dに示すように、例えば、VL>VNであり、かつ、スイッチング素子SW2’’がオンの期間中、整流素子D3’’及び整流素子D4’’は、両方とも電流を流さない。このような場合、出力端O2’’の電位は、図19のようには安定せず、VNに対し不定になりうる。 特に、スイッチング素子SW2’’をオンした瞬間、整流素子D3’’の電流が途絶すると、整流素子D3’’の電流経路が有する寄生インダクタンスの影響で、発振が起こり、ノイズが発生する恐れがある。 
[0151]
(その他実施形態)



 以上のように、本出願において開示する技術の例示として、上記実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、複数の実施の形態の組み合わせ、省略などを行うことは可能である。そこで、以下、他の実施の形態を例示する。 
[0152]
[1]



 交流電源PSは単相の交流電源に限られず、3つの極を有する三相の交流電源であってもよい。この場合、交流電源PSは、当該3つの極のうちの2つの極を、交直変換回路100~700Cの第1入力端子I1及び第2入力端子I2に接続してもよい。 
[0153]
[2]



 力率改善動作は「電流臨界モード」に限るものではなく、「電流不連続モード」や「電流連続モード」を用いて実行できる。例えば、「電流連続モード」の場合、スイッチング制御回路35は、長期的には出力電圧V outをほぼ目標の電圧に維持しつつ、短期的には入力電流i inを出力電圧V outに比例するように、2つのスイッチング素子のオン時間とオフ時間の比率を決定する。このとき、スイッチング制御回路35は、出力電圧V out、入力電圧V in、入力電流i inをモニタしながら、2つのスイッチング素子のオン時間とオフ時間の比率を決定する(フィードバック制御)。この「電流連続モード」を上記にて説明した交直変換回路100~700Cに適用しても、入力電力の力率を改善できる。 
[0154]
[3]



 電流経路形成回路33は、第1スイッチング素子SW1がオフ状態となったときに電流経路を形成するものであればよいので、キャパシタ素子を含まない回路であってもよい。

符号の説明

[0155]



100~700C 交直変換回路



800、900 力率改善回路



1 入力部



I1 第1入力端子



I2 第2入力端子



3 変換回路



C1 第1キャパシタ素子



L インダクタ素子



SW-1 第1スイッチング回路



T-1 第1端子



T-2 第2端子



T-3 第3端子



SW-2 第2スイッチング回路



T-4 第4端子



T-5 第5端子



T-6 第6端子



SW1 第1スイッチング素子



SW2 第2スイッチング素子



D31、D32 第3整流素子



31 整流回路



D1 第1整流素子



D2 第2整流素子



CT 共通接続端



SW3 第3スイッチング素子



SW4 第4スイッチング素子



33 電流経路形成回路



T1、T2 接続端



C2 第2キャパシタ素子



R 抵抗素子



SW5 第5スイッチング素子



SW6 第6スイッチング素子



35 スイッチング制御回路



5 出力部



O1 第1出力端子



O2 第2出力端子



out 出力電圧



LO 負荷



PS 交流電源



in 入力電圧



in 入力電流



P1 第1極



P2  第2極

請求の範囲

[請求項1]
少なくとも第1入力端子と第2入力端子とを有する入力部と、



 前記第1入力端子と前記第2入力端子との間に入力した交流入力から直流出力を発生する変換回路と、



 前記変換回路にて発生した前記直流出力を、第1出力端子と第2出力端子との間に出力する出力部と、を備え、



 前記変換回路は、



 インダクタ素子と、



 前記交流入力が有する周波数よりも高周波にて、前記インダクタ素子に前記交流入力の正負によって逆方向の電流が流れるよう前記インダクタ素子に前記交流入力を供給する状態と、前記インダクタ素子と前記第1出力端子との間で前記交流入力の正負にかかわらず一方向の電流を流す状態と、を切り替えるスイッチング動作を行うスイッチング回路と、



 を有し、



 前記第2出力端子の電位が、前記第2入力端子の電位と前記交流入力の交流周期の全域にわたり実質的に同電位となっている、交直変換回路。
[請求項2]
前記第1出力端子と前記第2出力端子の電位差の絶対値が、前記第1入力端子と前記第2入力端子との電位差の絶対値よりも常に大きい値に維持される、請求項1に記載の交直変換回路。
[請求項3]
前記第2入力端子は、前記交流入力のニュートラル側の電位となっている請求項1又は2に記載の交直変換回路。
[請求項4]
前記第2入力端子は、前記交流入力のライブ側の電位となっている請求項1~3のいずれかに記載の交直変換回路。
[請求項5]
前記第2入力端子は前記第2出力端子を接続する、請求項1~4のいずれかに記載の交直変換回路。
[請求項6]
前記スイッチング回路は、



 前記インダクタ素子の一端を接続する第1端子と、前記第1入力端子を接続する第2端子と、前記第1出力端子を接続する第3端子と、を有し、前記第1端子と前記第2端子とを接続する状態と、前記第1端子と前記第3端子とを接続する状態とを、前記交流入力の周波数より高周波にて切り替える第1スイッチング回路と、



 前記インダクタ素子の他端を接続する第4端子と、前記第2入力端子を接続する第5端子と、前記第1出力端子を接続する第6端子と、を有し、前記第4端子と前記第5端子とを接続する状態と、前記第4端子と前記第6端子とを接続する状態とを、前記交流入力の周波数より高周波にて切り替える第2スイッチング回路と、



 を有する、請求項1~5のいずれかに記載の交直変換回路。
[請求項7]
前記第1スイッチング回路は、一端を前記第1端子に接続し他端を前記第2端子に接続する第1スイッチング素子と、アノード側又はカソード側の一端を前記第3端子に接続し他端を前記第1端子に接続する第1整流素子と、を含み、



 前記第2スイッチング回路は、一端を前記第4端子に接続し他端を前記第5端子に接続する第2スイッチング素子と、前記第3端子に接続された前記第1整流素子のアノード側又はカソード側と同一のアノード側又はカソード側の一端を前記第6端子に接続し他端を前記第4端子に接続する第2整流素子と、を含み、



 前記変換回路は、一端を前記第1出力端子に接続し、他端を前記第2出力端子に接続する第1キャパシタ素子をさらに有する、請求項6に記載の交直変換回路。
[請求項8]
前記第1整流素子と前記第2整流素子のカソード側の一端を前記第1出力端子において共通に接続し、前記第1出力端子を前記第2出力端子よりも高い電位に維持する、請求項7に記載の交直変換回路。
[請求項9]
前記第1整流素子と前記第2整流素子のアノード側の一端を前記第1出力端子において共通に接続し、前記第1出力端子を前記第2出力端子よりも低い電位に維持する、請求項7に記載の交直変換回路。
[請求項10]
前記変換回路は、



 前記第1整流素子に並列接続され、



 前記第1スイッチング素子がオフ状態となり前記第1整流素子に電流が流れたらオン状態となり、電流が前記第1整流素子をバイパスする第1バイパス電流経路を形成し、



 次に前記第1スイッチング素子がオン状態となる前にオフ状態となり、前記第1バイパス電流経路を切断する、第3スイッチング素子をさらに有する、請求項7~9のいずれかに記載の交直変換回路。
[請求項11]
前記変換回路は、



 前記第2整流素子に並列接続され、



 前記第2スイッチング素子がオフ状態となり前記第2整流素子に電流が流れたらオン状態となり、電流が前記第2整流素子をバイパスする第2バイパス電流経路を形成し、



 次に前記第2スイッチング素子がオン状態となる前にオフ状態となり、前記第2バイパス電流経路を切断する、第4スイッチング素子をさらに有する、請求項7~10のいずれかに記載の交直変換回路。
[請求項12]
前記変換回路は、前記第1スイッチング素子及び/又は前記第2スイッチング素子と並列接続する第3整流素子をさらに有する、請求項7~11のいずれかに記載の交直変換回路。
[請求項13]
前記第1入力端子と前記第2入力端子との間の電位差の絶対値が0から増加して最大値となり当該最大値から減少して再び0となる期間に含まれる少なくとも一部の期間において、前記第1スイッチング素子又は前記第2スイッチング素子のいずれか一方はオン状態を維持し、他方のスイッチング素子はオン状態とオフ状態とを繰り返し切り替える、請求項7~12いずれかに記載の交直変換回路。
[請求項14]
前記変換回路は、



 2つの接続端を有し、一方の前記接続端を前記第1入力端子に接続し、他方の前記接続端を前記第2入力端子に接続し、前記第1入力端子と前記第2入力端子の間に電流が流れる経路を形成する電流経路形成回路をさらに有する、請求項7~13のいずれかに記載の交直変換回路。
[請求項15]
前記電流経路形成回路は、第2キャパシタ素子を含む、請求項14に記載の交直変換回路。
[請求項16]
前記出力部は太陽電池を接続する、請求項1~15のいずれかに記載の交直変換回路。
[請求項17]
請求項1~16のいずれかに記載の交直変換回路を備える力率改善回路。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4A]

[ 図 4B]

[ 図 5A]

[ 図 5B]

[ 図 5C]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11A]

[ 図 11B]

[ 図 12A]

[ 図 12B]

[ 図 13]

[ 図 14A]

[ 図 14B]

[ 図 14C]

[ 図 15]

[ 図 16A]

[ 図 16B]

[ 図 16C]

[ 図 17]

[ 図 18A]

[ 図 18B]

[ 図 18C]

[ 図 18D]

[ 図 19]