このアプリケーションの一部のコンテンツは現時点では利用できません。
このような状況が続く場合は、にお問い合わせくださいフィードバック & お問い合わせ
1. (WO2018180022) パルス位置変調回路
Document

明 細 書

発明の名称 パルス位置変調回路

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006  

発明の効果

0007  

図面の簡単な説明

0008  

発明を実施するための形態

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057  

符号の説明

0058  

請求の範囲

1   2   3   4   5   6   7   8  

図面

1   2   3   4   5   6   7   8   9   10  

明 細 書

発明の名称 : パルス位置変調回路

技術分野

[0001]
 本発明は、パルス位置変調(Pulse Position Modulation:PPM)回路に関する。

背景技術

[0002]
 従来、パルスの時間的な位置を変えることによりデータを伝送するパルス位置変調回路が知られている(例えば、特許文献1,2,3を参照)。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2016-086309号公報
特許文献2 : 特開2005-198236号公報
特許文献3 : 特開2004-032752号公報

発明の概要

発明が解決しようとする課題

[0004]
 パルス位置変調回路は、入力データに応じて複数の異なる遅延時間を複数の遅延器を用いて生成する。しかしながら、データの伝送速度が速くなると、生成された遅延時間のばらつきが許容できなくなるおそれがある。
[0005]
 そこで、本開示では、遅延時間のばらつきを抑制できるパルス位置変調回路が提供される。

課題を解決するための手段

[0006]
 本開示では、
 直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、
 前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路が提供される。

発明の効果

[0007]
 本開示によれば、遅延時間のばらつきを抑制することができる。

図面の簡単な説明

[0008]
[図1] インパルス無線通信システムの構成の一例を示す図である。
[図2] PPM回路(比較例)の構成の一例を示す図である。
[図3] PPM回路から出力されるデータ信号の違いの一例を示すタイミングチャートである。
[図4] PPM回路(比較例)について遅延時間のばらつきの一例を示す図である。
[図5] PPM回路(実施例)の構成の一例を示す図である。
[図6] 遅延回路で生成される遅延時間のバリエーションの一例を示す図である。
[図7] 遅延器の特性の一例を示す図である。
[図8] 遅延器の構成の一例を示す図である。
[図9] 比較例と実施例について遅延時間のばらつきの一例を示す図である。
[図10] 遅延器の構成の他の一例を示す図である。

発明を実施するための形態

[0009]
 以下、本開示に係るパルス位置変調回路の実施形態について説明する。
[0010]
 図1は、パルス位置変調回路が使用されるインパルス無線通信システムの構成の一例を示す図である。図1に示されるインパルス無線通信システム1は、RF(Radio Frequency)パルスを伝送媒体として使用するインパルス方式で無線通信を行う。インパルス無線通信システム1は、インパルス送信機Tx及びインパルス受信機Rxを有する。
[0011]
 インパルス送信機Txは、DLL(Delay Locked Loop、遅延ロックループ)回路1
00、PPM(Pulse Position Modulation、パルス位置変調)回路101と、パルス
発生器102、バンドパスフィルタ103、送信増幅器104及び送信アンテナ105を有する。
[0012]
 DLL回路100は、基準クロックCLが遅延する遅延時間を制御する制御信号をPPM回路101に供給する。基準クロックCLは、クロックの一例である。DLL回路100は、図示の形態では、2種類の制御電圧VA1,VA2を生成するDLL部100A1,100A2を有する。DLL部100A1によって生成される制御電圧VA1及びDLL部100A2によって生成される制御電圧VA2は、それぞれ、基準クロックCLが遅延する遅延時間を制御する制御信号の一例である。
[0013]
 PPM回路101は、入力データDに対応する遅延時間だけ基準クロックCLを遅延させることによって、パルス状の被変調信号(modulated signal)PSを生成する。PP
M回路101は、被変調信号PSをパルス発生器102に出力する。入力データDは、パルス位置変調回路101に入力されるデータの一例である。
[0014]
 パルス発生器102は、被変調信号PSのエッジ(例えば、立上りエッジ)がタイムスロットで検出されると、所定のパルス幅のパルスを生成する。バンドパスフィルタ103は、パルス発生器102によって生成されたパルスに対して、所定の通過周波数帯域のみを通過させるフィルタリングを行うことによって、フィルタ通過パルス(例えば、ミリ波パルス)を出力する。所定の通過周波数帯域は、例えば、通過下限周波数が80GHz、通過上限周波数が90GHz、通過周波数帯域幅が10(=90-80)GHzである。
[0015]
 バンドパスフィルタ103の出力は、送信増幅器104に入力される。例えば、ミリ波パルスが送信増幅器104により増幅されることによって、送信アンテナ105を介して、送信信号(インパルス信号)が無線送信される。送信信号によって、ミリ波パルスの有無に応じた「1」または「0」のデータが伝送される。
[0016]
 インパルス受信機Rxは、受信アンテナ121、受信増幅器122、検波器123、ADC(Analog-to-Digital Converter、アナログ‐デジタル変換器)124及びベースバンド信号再生部125を有する。
[0017]
 受信増幅器122は、受信アンテナ121を介して無線受信した受信信号(インパルス信号)を増幅し、検波器123に出力する。検波器123は、受信増幅器122により増幅された受信信号(ミリ波パルス)の包絡線を検波して、ADC124に出力する。
[0018]
 検波器123は、CDR(Clock Data Recovery、クロックデータリカバリ)回路1
31、パルス発生器132、バンドパスフィルタ133、第1のミキサ135、第2のミキサ136及びπ/2移相器134を有する。
[0019]
 パルス発生器132は、CDR回路131により復元されたクロックに基づいて、インパルス送信機Txのバンドパスフィルタ103の通過周波数帯域内の周波数(例えば、83.5GHz)のローカル発振信号を生成する。
[0020]
 バンドパスフィルタ133は、インパルス送信機Txのバンドパスフィルタ103と同様の通過周波数帯域特性を有し、パルス発生器132からのローカル発振信号に対応するパルス信号を生成する。
[0021]
 第1のミキサ135は、受信増幅器122の出力信号に、バンドパスフィルタ133が出力するパルス信号をミキシングして検波を行う。第2のミキサ136は、受信増幅器122の出力信号に、バンドパスフィルタ133が出力するパルス信号の位相をπ/2移相器134によりπ/2だけ位相シフトして、その位相シフトされた信号をミキシングして検波を行う。これにより、IF(Intermediate Frequency、中間周波数)信号が得られ
る。
[0022]
 第1のミキサ135と第2のミキサ136でミキシングするローカル発振信号は、π/2(例えば、3ps)だけ位相がずれている。第1のミキサ135からIF信号の一つであるQ信号が出力され、第2のミキサ136からIF信号の一つであるI信号が出力される。
[0023]
 ADC124は、アナログのQ信号及びI信号をデジタルデータに変換する。ベースバンド信号再生部125は、デジタルのQ信号及びI信号から、受信アンテナ121で受信したインパルス信号の位相を検出する。ベースバンド信号再生部125は、検出した位相及び受信したクロックの位相からデータを再生する。
[0024]
 なお、インパルス無線通信システムは、ミリ波帯域の利用に限られない。例えば、マイクロ波帯や準ミリ波帯を含むUWB(Ultra Wide Band、超広帯域無線)方式の通信に
利用可能である。
[0025]
 ところで、PPM回路(例えば、上述のPPM回路101)は、入力データに応じて異なる複数種の遅延時間を複数の遅延器を用いて生成する。入力データに応じて異なる複数種の遅延時間を複数の遅延器を用いて生成する回路として、例えば、図2に示されるような構成が考えられる。
[0026]
 図2は、PPM回路の一比較例の構成を示す図である。図2に示されるPPM回路201は、予め用意された複数種類の遅延経路211~214と、遅延経路211~214のうちどの遅延経路を使用するかを入力データDに応じて選択するデコーダ221,222とを有する。
[0027]
 遅延経路211~214は、それぞれ、直列に接続された3つの遅延器を有する。遅延経路211内の全遅延器、遅延経路212内の入力側から2,3段目の遅延器及び遅延経路213内の入力側から3段目の遅延器の各遅延時間は、制御電圧VA1によって0psに設定されている。遅延経路214内の全遅延器、遅延経路213内の入力側から1,2段目の遅延器及び遅延経路212内の入力側から1段目の遅延器の各遅延時間は、制御電圧VA2によって3psに設定されている。
[0028]
 デコーダ221,222は、2ビットの入力データDが「00」である場合、スイッチ231,232によって、基準クロックCLを通過させる経路を遅延経路211に切り替える。デコーダ221,222は、2ビットの入力データDが「01」である場合、スイッチ231,232によって、基準クロックCLを通過させる経路を遅延経路212に切り替える。デコーダ221,222は、2ビットの入力データDが「10」である場合、スイッチ231,232によって、基準クロックCLを通過させる経路を遅延経路213に切り替える。デコーダ221,222は、2ビットの入力データDが「11」である場
合、スイッチ231,232によって、基準クロックCLを通過させる経路を遅延経路214に切り替える。つまり、図3に示されるように、パルス状の被変調信号PSの時間的な位置が入力データDに応じて変化する。
[0029]
 生成される遅延時間に対して、遅延経路の個体差ばらつきに起因する遅延時間のばらつきが十分に小さい場合、図2に示される回路構成を採用することができる。しかしながら、例えば図4に示されるように、遅延経路の個体差ばらつきに起因する遅延時間のばらつきが6ps(3σに相当)以上ある場合、3σに相当する遅延時間よりも短い遅延時間を正確に生成することは難しい。そこで、本開示では、遅延時間のばらつきを抑制するため、図5に示されるPPM回路が提供される。
[0030]
 図5は、本開示の実施形態に係るPPM回路の構成の一例を示す図である。図5に示されるPPM回路101は、遅延経路310と、デコーダ321とを備える。
[0031]
 遅延経路310は、直列に接続された複数(図示の場合、3つ)の遅延器311,312,313を有する。遅延経路310は、基準クロックCLを入力とする遅延器311と、遅延器311の出力を入力とする遅延器312と、遅延器312の出力を入力とする遅延器313とを有する。基準クロックCLが複数の遅延器311,312,313を通過することによって、被変調信号PSが出力される。デコーダ321は、複数の遅延器311,312,313のそれぞれで基準クロックCLが遅延する遅延時間を、入力データDに応じて切り替える切り替え回路の一例である。
[0032]
 図5に示されるように、遅延器311,312,313は、直列に接続されている。したがって、遅延器311,312,313の各遅延時間がばらついても、遅延経路310全体の遅延時間のばらつきを抑制することができる。例えば、図2の形態では、遅延時間のばらつきは4箇所(遅延経路211,212,213,214)で発生するのに対し、図5の形態では、遅延時間のばらつきは1箇所(遅延経路310)でしか発生しない。したがって、図5の形態によれば、図2の形態に比べて、遅延経路全体の遅延時間のばらつきを抑制することができる。
[0033]
 図5において、デコーダ321は、基準クロックCLが遅延器311,312,313のそれぞれで遅延する遅延時間を制御する制御電圧を、入力データDに応じて切り替える。これにより、遅延器311,312,313それぞれの遅延時間を個別に調整することができ、遅延経路310全体の遅延時間のばらつきを抑制することができる。
[0034]
 図6は、遅延経路で生成される遅延時間のバリエーションの一例を示す図である。デコーダ321は、基準クロックCLが遅延する遅延時間を制御する制御電圧を、入力データDに応じて、制御電圧VA1,VA2の中から切り替える。
[0035]
 デコーダ321は、2ビットの入力データDが「00」である場合、遅延器311,312,313の各遅延時間を制御する制御電圧を、それぞれ、制御電圧VA1、制御電圧VA1、制御電圧VA1に設定する。デコーダ321は、2ビットの入力データDが「01」である場合、遅延器311,312,313の各遅延時間を制御する制御電圧を、それぞれ、制御電圧VA2、制御電圧VA1、制御電圧VA1に設定する。デコーダ321は、2ビットの入力データDが「10」である場合、遅延器311,312,313の各遅延時間を制御する制御電圧を、それぞれ、制御電圧VA2、制御電圧VA2、制御電圧VA1に設定する。デコーダ321は、2ビットの入力データDが「11」である場合、遅延器311,312,313の各遅延時間を制御する制御電圧を、それぞれ、制御電圧VA2、制御電圧VA2、制御電圧VA2に設定する。
[0036]
 制御電圧がこのように設定されることにより、パルス状の被変調信号PSの時間的な位置が入力データDに応じて3ps刻みで変化する。
[0037]
 図7は、遅延器の特性の一例を示す図である。遅延器311,312,313は、それぞれ、互いに同じ遅延特性を有する。C1は、遅延器の典型的な遅延特性を表し、C2は、遅延器の個体差ばらつきが生じたときの遅延特性を表す。
[0038]
 遅延特性がC1の状態において、遅延時間を制御する電圧として制御電圧VA1が選択されたとき、各遅延器の遅延時間はdt1になる。遅延特性がC1の状態において、遅延時間を制御する電圧として制御電圧VA2が選択されたとき、各遅延器の遅延時間はdt2になる。一方、遅延特性がC2の状態において、遅延時間を制御する電圧として制御電圧VA1が選択されたとき、各遅延器の遅延時間はdt3になる。遅延特性がC2の状態において、遅延時間を制御する電圧として制御電圧VA2が選択されたとき、各遅延器の遅延時間はdt4になる。
[0039]
 しかし、制御電圧VA1が選択されたときの遅延時間と制御電圧VA2が選択されたときの遅延時間の差が、位置変調において生成したい遅延時間となるように、制御電圧VA1の値と制御電圧VA2の値とが予め設定されている。制御電圧に対する遅延時間の変化率がC1とC2とでほぼ同じであるため、2つの制御電圧の差(VA2-VA1)が同じであれば、遅延器の遅延特性が特性ばらつきによりC1からC2に変化しても、ほぼ同じ遅延時間が得られる。したがって、遅延時間のばらつきを抑制することができる。
[0040]
 図8は、遅延器の構成の一具体例を示す図である。図8は、遅延器311の構成を示すが、他の遅延器312,313もそれぞれ遅延器311と同じ構成を有する。遅延器311の入力部INから入力される基準クロックCLは、遅延器311の出力部OUTから出力される。
[0041]
 遅延器311は、直列に接続された偶数個(図示の場合、2個)のユニット回路371,372を有する。遅延器311は、基準クロックCLを入力とするユニット回路371と、ユニット回路371の出力を入力とするユニット回路372とを有する。ユニット回路372から出力された基準クロックCLは、後段の遅延器312内の前段のユニット回路に入力される。
[0042]
 ユニット回路371は、インバータ331と、インバータ331の出力を入力とするインバータ332と、制御電圧VA1,VA2と同数(つまり、2個)の制御経路381,382とを有する。制御経路381,382は、いずれも、インバータ332の出力とインバータ331の入力との間に接続されている。インバータ331,332は、それぞれ、入出力の論理レベルを反転させる。
[0043]
 ユニット回路372は、インバータ333と、インバータ333の出力を入力とするインバータ334と、制御電圧VA1,VA2と同数(つまり、2個)の制御経路383,384とを有する。制御経路383,384は、いずれも、インバータ334の出力とインバータ333の入力との間に接続されている。インバータ333,334は、それぞれ、入出力の論理レベルを反転させる。
[0044]
 デコーダ321は、基準クロックCLが遅延する時間を制御電圧VA1,VA2に応じて制御する経路を、制御経路381~384の中から入力データDに応じて選択する。
[0045]
 制御電圧VA1が印加されている制御経路381は、遮断部341,342と、抵抗部361とを有する。制御電圧VA1が印加されている制御経路383は、遮断部343,
344と、抵抗部363とを有する。制御電圧VA2が印加されている制御経路382は、遮断部351,352と、抵抗部362とを有する。制御電圧VA2が印加されている制御経路384は、遮断部353,354と、抵抗部364とを有する。
[0046]
 遮断部341,342は、入力データDに応じてデコーダ321から出力される信号に基づき、インバータ332の出力とインバータ331の入力との間の制御経路381の接続を遮断する。遮断部351,352は、入力データDに応じてデコーダ321から出力される信号に基づき、インバータ332の出力とインバータ331の入力との間の制御経路382の接続を遮断する。遮断部343,344は、入力データDに応じてデコーダ321から出力される信号に基づき、インバータ334の出力とインバータ333の入力との間の制御経路383の接続を遮断する。遮断部353,354は、入力データDに応じてデコーダ321から出力される信号に基づき、インバータ334の出力とインバータ333の入力との間の制御経路384の接続を遮断する。各遮断部の具体例として、トランジスタを用いたトランスファーゲートが挙げられる。
[0047]
 抵抗部361には、制御電圧VA1が印加されている。その前後の遮断部341,342がともにオン状態であるとき、抵抗部361の抵抗値は、制御電圧VA1に対応する値となる(制御電圧VA1が選択された状態)。同様に、抵抗部363には、制御電圧VA1が印加されている。その前後の遮断部343,344がともにオン状態であるとき、抵抗部363の抵抗値は、制御電圧VA1に対応する値となる(制御電圧VA1が選択された状態)。
[0048]
 一方、抵抗部362には、制御電圧VA2が印加されている。その前後の遮断部351,352がともにオン状態であるとき、抵抗部362の抵抗値は、制御電圧VA2に対応する値となる(制御電圧VA2が選択された状態)。同様に、抵抗部364には、制御電圧VA2が印加されている。その前後の遮断部353,354がともにオン状態であるとき、抵抗部364の抵抗値は、制御電圧VA2に対応する値となる(制御電圧VA2が選択された状態)。
[0049]
 つまり、制御電圧VA1が選択されている状態で制御経路381,383に流れる電流の大きさと、制御電圧VA2が選択されている状態で制御経路382,384に流れる電流の大きさとが相違する。この相違により、制御電圧VA1が選択されている状態と制御電圧VA2が選択されている状態とで、遅延器311の遅延時間が変化する。
[0050]
 抵抗部361~364は、例えば、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等のトランジスタである。これらのトランジスタの閾値のばらつきが、各遅延器の遅延時間のばらつきに比較的大きく影響する。
[0051]
 遅延器311は、直列に接続された偶数個のユニット回路(図示の形態では、2個のユニット回路371,372)を有する。これにより、入力部INと出力部OUTとで基準クロックCLの論理レベルが同じになる。また、基準クロックCLのエッジの立ち上がり速度と立ち下がり速度とが異なるので、偶数個のユニット回路を直列に接続することにより両者の速度の違いを相殺することができる。
[0052]
 図9は、比較例と実施例について、遅延時間3psのばらつきの一例を示す図である。Xは、図5の実施例を示す、Yは、図2の比較例を示す。サンプル数は、遅延器のサンプル個体数を表す。Yの場合では、遅延時間のばらつきの3σが6.6psであるのに対して、Xの場合では、遅延時間のばらつきの3σを0.27psまで低減することができる。このように、遅延時間のばらつきを抑制することができる。
[0053]
 図10は、遅延器の他の構成の一例を示す。遅延器311,312,313のうちの少なくとも一つは、並列に接続された複数の遅延回路を有する。それらの複数の遅延回路は、相互に接続された入力部と、相互に接続された出力部とを有する。例えば、これらの遅延回路は、それぞれ、図8に示す回路構成を有する。遅延回路の並列化によって、遅延時間のばらつきを更に低減することができる。
[0054]
 図10では、遅延器311は、並列に接続された8個の遅延器311-1~311-8を有し、遅延器312は、並列に接続された8個の遅延器312-1~312-8を有し、遅延器313は、並列に接続された8個の遅延器313-1~313-8を有する。並列接続が無い場合、遅延時間のばらつきの3σは0.27psである。これに対し、図10の形態によれば、遅延時間のばらつきの3σを0.17σに更に低減することができる。
[0055]
 以上、パルス位置変調回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
[0056]
 例えば、パルス位置変調回路は、無線通信システムの利用に限られず、有線通信システムに利用することもできる。例えば、回路間の有線通信において、送信機と受信機が、それぞれ、パルス位置変調回路を有してもよい。
[0057]
 以上の実施形態に関し、更に以下の付記を開示する。
(付記1)
 直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、
 前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路。
(付記2)
 前記切り替え回路は、前記クロックが前記複数の遅延器のそれぞれで遅延する時間を制御する制御信号を前記入力データに応じて切り替える、付記1に記載のパルス位置変調回路。
(付記3)
 前記複数の遅延器のそれぞれは、複数の制御経路を有し、
 前記切り替え回路は、前記クロックが遅延する時間を前記制御信号に応じて制御する経路を、前記複数の制御経路の中から前記入力データに応じて選択する、付記2に記載のパルス位置変調回路。
(付記4)
 前記複数の遅延器のそれぞれは、第1のインバータと、前記第1のインバータの出力を入力とする第2のインバータとを有し、
 前記複数の制御経路は、前記第2のインバータの出力と前記第1のインバータの入力との間に接続された、付記3に記載のパルス位置変調回路。
(付記5)
 前記複数の制御回路のそれぞれは、前記第2のインバータの出力と前記第1のインバータの入力との間の接続を前記入力データに応じて遮断する遮断部と、抵抗値が前記制御信号に応じて変化する抵抗部とを有する、付記4に記載のパルス位置変調回路。
(付記6)
 前記複数の遅延器のそれぞれは、直列に接続された偶数個のユニット回路を有し、
 前記偶数個のユニット回路のそれぞれは、前記第1のインバータと、前記第2のインバータと、前記複数の制御経路とを含む、付記4又は5に記載のパルス位置変調回路。
(付記7)
 前記複数の遅延器のそれぞれは、並列に接続された複数の遅延回路を有する、付記1から6のいずれか一項に記載のパルス位置変調回路。
(付記8)
 付記1から7のいずれか一項に記載のパルス位置変調回路を備え、前記パルス位置変調回路から出力される被変調信号に基づいて信号を無線送信する送信機。

符号の説明

[0058]
1 インパルス無線通信システム
100 DLL回路
101 PPM回路
310 遅延経路
311 遅延器
321 デコーダ
331,332,333,334 インバータ
341,342,343,344,351,352,353,354 遮断部
361,362,363,364 抵抗部
371,372 ユニット回路
381,382,383,384 制御経路
Tx インパルス送信機
Rx インパルス受信機

請求の範囲

[請求項1]
 直列に接続された複数の遅延器を有し、クロックが前記複数の遅延器を通過する遅延経路と、
 前記クロックが前記複数の遅延器のそれぞれで遅延する時間を入力データに応じて切り替える切り替え回路とを備える、パルス位置変調回路。
[請求項2]
 前記切り替え回路は、前記クロックが前記複数の遅延器のそれぞれで遅延する時間を制御する制御信号を前記入力データに応じて切り替える、請求項1に記載のパルス位置変調回路。
[請求項3]
 前記複数の遅延器のそれぞれは、複数の制御経路を有し、
 前記切り替え回路は、前記クロックが遅延する時間を前記制御信号に応じて制御する経路を、前記複数の制御経路の中から前記入力データに応じて選択する、請求項2に記載のパルス位置変調回路。
[請求項4]
 前記複数の遅延器のそれぞれは、第1のインバータと、前記第1のインバータの出力を入力とする第2のインバータとを有し、
 前記複数の制御経路は、前記第2のインバータの出力と前記第1のインバータの入力との間に接続された、請求項3に記載のパルス位置変調回路。
[請求項5]
 前記複数の制御回路のそれぞれは、前記第2のインバータの出力と前記第1のインバータの入力との間の接続を前記入力データに応じて遮断する遮断部と、抵抗値が前記制御信号に応じて変化する抵抗部とを有する、請求項4に記載のパルス位置変調回路。
[請求項6]
 前記複数の遅延器のそれぞれは、直列に接続された偶数個のユニット回路を有し、
 前記偶数個のユニット回路のそれぞれは、前記第1のインバータと、前記第2のインバータと、前記複数の制御経路とを含む、請求項4又は5に記載のパルス位置変調回路。
[請求項7]
 前記複数の遅延器のそれぞれは、並列に接続された複数の遅延回路を有する、請求項1から6のいずれか一項に記載のパルス位置変調回路。
[請求項8]
 請求項1から7のいずれか一項に記載のパルス位置変調回路を備え、前記パルス位置変調回路から出力される被変調信号に基づいて信号を無線送信する送信機。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]