国際・国内特許データベース検索

1. (WO2018179920) 遅延ロックループ回路

Pub. No.:    WO/2018/179920    International Application No.:    PCT/JP2018/004823
Publication Date: Fri Oct 05 01:59:59 CEST 2018 International Filing Date: Wed Feb 14 00:59:59 CET 2018
IPC: H03L 7/081
H03K 5/134
H04B 1/04
H04L 7/033
Applicants: FUJITSU LIMITED
富士通株式会社
Inventors: SOGA, Ikuo
曽我 育生
OISHI, Kazuaki
大石 和明
MATSUMURA, Hiroshi
松村 宏志
KAWANO, Yoichi
川野 陽一
NAKASHA, Yasuhiro
中舍 安宏
Title: 遅延ロックループ回路
Abstract:
【課題】遅延時間を高精度に制御すること。 【解決手段】少なくとも一つの第1の遅延器と少なくとも一つの第2の遅延器とを有し、第1の遅延器と第2の遅延器とが直列に接続された第1の遅延回路と、第2の遅延器と同数で同構成の第3の遅延器を有し、第3の遅延器が相互に直列に接続された第2の遅延回路と、クロックが第1の遅延回路を通過して第1の遅延回路から出力される第1の遅延クロックと、前記クロックが第2の遅延回路を通過して第2の遅延回路から出力される第2の遅延クロックとの位相差を出力する位相比較器と、前記クロックが第1の遅延器のそれぞれで遅延する時間を制御する第1の制御信号を前記位相差に応じて出力する第1の制御回路と、前記クロックが第2の遅延器と第3の遅延器のそれぞれで遅延する時間を制御する第2の制御信号を出力する第2の制御回路とを備える、遅延ロックループ回路。