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1. (WO2018179121) 半導体装置および半導体装置の製造方法
Document

明 細 書

発明の名称 半導体装置および半導体装置の製造方法

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004  

課題を解決するための手段

0005   0006  

発明の効果

0007   0008  

図面の簡単な説明

0009  

発明を実施するための形態

0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165  

符号の説明

0166  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21  

図面

1   2   3   4   5   6   7   8   9   10   11   12  

明 細 書

発明の名称 : 半導体装置および半導体装置の製造方法

技術分野

[0001]
 本発明は、表示装置の画素回路に設けられる半導体装置に関する。

背景技術

[0002]
 近年、TFT(Thin Film Transistor,薄膜トランジスタ)が、表示装置等の電子機器に広く用いられている。特許文献1には、(i)半導体材料としてLTPS(Low-Temperature PolySilicon,低温ポリシリコン)を用いたTFTと、(ii)半導体材料として酸化物半導体を用いたTFTと、が設けられた表示装置が開示されている。

先行技術文献

特許文献

[0003]
特許文献1 : 日本国公開特許公報「特開2016-534390号(2016年11月4日公開)」

発明の概要

発明が解決しようとする課題

[0004]
 以下に述べるように、上述のような半導体装置において、各TFTのゲート電極層とその他の電極層(特にソース電極層)との間には、設計上意図しない容量結合(Capacitive Coupling)が生じる。このため、当該容量結合に起因してノイズが発生し、半導体装置の動作の信頼性が低下する可能性がある。

課題を解決するための手段

[0005]
 上記の課題を解決するために、本発明の一態様に係る半導体装置は、表示装置の画素回路に設けられる半導体装置であって、上記半導体装置は、下側から順に、基板と、第1トランジスタの半導体層と、第1絶縁層と、第1金属層と、第1平坦化層と、第2絶縁層と、第2トランジスタの半導体層と、第2金属層と、第3絶縁層と、第3金属層と、を含み、上記第1トランジスタは、半導体材料として低温ポリシリコンを含み、上記第2トランジスタは、半導体材料として酸化物半導体を含み、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とは、上記第1金属層により形成される。
[0006]
 また、上記の課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、表示装置の画素回路に設けられる半導体装置の製造方法であって、上記半導体装置は、下側から順に、基板と、第1トランジスタの半導体層と、第1絶縁層と、第1金属層と、第1平坦化層と、第2絶縁層と、第2トランジスタの半導体層と、第2金属層と、第3絶縁層と、第3金属層と、を含み、上記第1トランジスタは、半導体材料として低温ポリシリコンを含み、上記第2トランジスタは、半導体材料として酸化物半導体を含み、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とを、上記第1金属層により形成する工程を含む。

発明の効果

[0007]
 本発明の一態様に係る半導体装置によれば、半導体装置の動作の信頼性を向上させることが可能となる。
[0008]
 また、本発明の一態様に係る半導体装置の製造方法によっても、同様の効果を奏する。

図面の簡単な説明

[0009]
[図1] 実施形態1に係る半導体装置の概略的な構成を説明するための図であって、(a)はLTPS-TFTの構成を示す図であり、(b)は酸化物半導体TFTの構成を示す図である。
[図2] (a)および(b)はそれぞれ、図1の半導体装置を製造する処理の流れを示す図である。
[図3] 図1の表示装置に設けられる画素回路の一例を示す図である。
[図4] 図1の酸化物半導体TFTにおける、各層の接続の一例を示す図である。
[図5] 図1の酸化物半導体TFTにおける、各層の接続の一例を示す図である。
[図6] 図1の酸化物半導体TFTにおける、各層の接続の一例を示す図である。
[図7] 図1の酸化物半導体TFTにおける、各層の接続の一例を示す図である。
[図8] 図1の酸化物半導体TFTにおける、各層の接続の一例を示す図である。
[図9] 実施形態2に係る半導体装置における酸化物半導体TFTの概略的な構成を説明するための図である。
[図10] 実施形態2に係る半導体装置の比較例を説明するための図である。
[図11] 実施形態2に係る半導体装置の変形例を説明するための図である。
[図12] 実施形態3に係る半導体装置におけるLTPS-TFTの概略的な構成を説明するための図である。

発明を実施するための形態

[0010]
 〔実施形態1〕
 以下、本発明の実施形態1について、図1~図3に基づいて説明する。以下に述べる各図面には、実施形態1の半導体装置10の様々な部材が示されているが、実施形態1とは関係しない部材については説明を省略する。これらの説明を省略する部材は、公知のものと同様であると理解されてよい。また、各図面は、各部材の形状、構造、および位置関係を概略的に説明することを目的としたものであり、必ずしもスケール通りに描かれていないことに留意されたい。
[0011]
 (半導体装置10の概要)
 図1は、半導体装置10の概略的な構成を説明するための図である。半導体装置10は、表示装置1の画素を駆動する画素回路52(後述の図3を参照)に設けられてよい。表示装置1は、例えばEL(Electro Luminescence)ディスプレイであってよい。
[0012]
 半導体装置10は、例えば、表示装置1のアクティブマトリクス基板として用いることができる。表示装置1は、光学素子(発光素子170)を備えた表示パネルであれば、特に限定されるものではない。上記光学素子は、電流によって輝度または透過率が制御される光学素子であってもよいし、あるいは、電圧によって輝度または透過率が制御される光学素子であってもよい。
[0013]
 電流制御型の発光素子の例としては、OLED(Organic Light Emitting Diode:有機発光ダイオード)、無機発光ダイオード、またはQLED(Quantum dot Light Emitting Diode:量子ドット発光ダイオード)を挙げることができる。従って、表示装置1は、OLEDを備えた有機EL(Electro Luminescence:エレクトロルミネッセンス)ディスプレイ、または、無機発光ダイオードを備えた無機ELディスプレイであってよい。このように、表示装置1は、公知のELディスプレイであってよい。あるいは、表示装置1は、QLEDを備えたQLEDディスプレイであってもよい。また、電圧制御側の光学素子としては、液晶表示素子等を挙げることができる。
[0014]
 半導体装置10は、LTPSを半導体材料として含むTFTと、酸化物半導体(例:InGaZnOx系の金属酸化物)を半導体材料として含むTFTと、を備えている。以下、LTPSを材料として含むTFTを、LTPS-TFT10A(第1トランジスタ)と称する。また、酸化物半導体を材料として含むTFTを、酸化物半導体TFT10B(第2トランジスタ)と称する。
[0015]
 以下、説明の便宜上、基板11からゲート電極層145GA・ゲート電極層145GBに向かう方向を、上方向とも称する。また、当該上方向とは反対の方向を、下方向と称する。
[0016]
 図1に示すゲート電極層145GA・145GBを、総称的に第1金属層とも称する。また、ソース電極層135SAおよびドレイン電極層135DAを、総称的に第2金属層とも称する。また、電極層165CAを、第3金属層とも称する。また、配線層19を、第4金属層とも称する。第1金属層~第4金属層は、基板11から見て、下側から順に設けられている。
[0017]
 図1において、(a)はLTPS-TFT10Aの構成を示す図であり、(b)は酸化物半導体TFT10Bの構成を示す図である。基板11上には、複数のLTPS-TFT10Aおよび酸化物半導体TFT10Bのそれぞれが形成されてよい。半導体装置10は、アクティブマトリクス型のデバイスであってよい。
[0018]
 基板11は、LTPS-TFT10Aおよび酸化物半導体TFT10Bの各部材を支持する。LTPSは高い移動度を有する半導体材料であるので、LTPS-TFT10Aは、優れた応答性を有するスイッチングTFT(スイッチング素子)として用いられる。LTPS-TFT10Aは、画素回路52におけるスイッチングTFTとして好適に用いられる。
[0019]
 LTPS-TFT10Aは、表示装置1の画素回路52の接続状態を切り替えるスイッチングTFTとして用いられる。より具体的には、LTPS-TFT10Aは、表示装置1のデータ線S(n)、走査信号線G(n-1)・G(n)、および発光制御線EM(n)と、当該表示装置1の画素回路52との接続状態を切り替える(後述の図3を参照)。
[0020]
 具体的には、LTPS-TFT10Aは、画素回路52におけるトランジスタT2~T6として用いられてよい。LTPS-TFT10Aは、半導体材料としてLTPSが用いられているので、nチャネルTFTとして形成されてもよいし、あるいはpチャネルTFTとして形成されてもよい。
[0021]
 酸化物半導体TFT10Bは、リーク電流を十分に低減することが可能なTFTであるので、画素回路52における駆動TFT(駆動トランジスタ)として好適に用いられる。具体的には、酸化物半導体TFT10Bは、画素回路52におけるトランジスタT1(駆動TFT)として用いられてよい。
[0022]
 駆動TFTとは、画素回路52に設けられた発光素子170を駆動する(点灯を制御する)ためのTFTである。図3に示されるように、トランジスタT1(酸化物半導体TFT10B)は、トランジスタT4を介して、発光素子170のアノードに接続される。
[0023]
 なお、酸化物半導体TFT10Bは、スイッチングTFTとして用いられてもよい。従って、1つまたは複数の酸化物半導体TFT10Bのうちの少なくとも一部が、駆動TFTとして用いられていればよい。
[0024]
 酸化物半導体TFT10Bは、半導体材料として酸化物半導体が用いられているので、nチャネルTFTとして形成される。
[0025]
 (LTPS-TFT10A)
 図1の(a)を参照し、LTPS-TFT10Aの構成を説明する。LTPS-TFT10Aにおいて、基板11の表面(上面)は、樹脂層12によって覆われている。樹脂層12の材料は、例えばポリイミド(PolyImide,PI)である。樹脂層12の表面は、無機層13に覆われている。無機層13は、バリア層としての役割を果たす。
[0026]
 無機層13の表面の一部分には、(i)LTPS層135SLA(半導体層)と、(ii)導電層(電極層)としてのソース電極層135SAおよびドレイン電極層135DAと、が形成されている。LTPS層135SLAは、無機層13の表面において、ソース電極層135SAとドレイン電極層135DAとに挟まれるように配置されている。
[0027]
 第1ゲート絶縁層14(第1絶縁層)をは、無機層13、LTPS層135SLA、ソース電極層135SA、ドレイン電極層135DAを覆うように形成されている。第1ゲート絶縁層14の表面の一部分には、ゲート電極層145GAが形成されている。
[0028]
 このように、LTPS-TFT10Aでは、LTPS層135SLAの上方にゲート電極層145GAが設けられている。つまり、LTPS-TFT10Aは、トップゲート型のTFTとして構成されている。
[0029]
 第1平坦化層15は、第1ゲート絶縁層14およびゲート電極層145GA(第1金属層)を覆うように形成されている。第1平坦化層15の材料は、SOG(Spin on Glass,スピンオンガラス)材料である。つまり、第1平坦化層15は、SOG材料を主成分として含んでいる。第1平坦化層15は、以下に述べる第2平坦化層18を除いた他の層に比べて、十分に厚い層として形成されている。
[0030]
 第1平坦化層15の材料には、例えば公知の有機SOG材料または無機SOG材料が用いられてよい。但し、第1平坦化層15の厚さをより厚くするためには、第1平坦化層15の材料には、無機SOG材料に比べて有機SOG材料を用いることが好ましい。
[0031]
 第2ゲート絶縁層16(第2絶縁層)は、第1平坦化層15を覆うように形成されている。また、パッシベーション層17(第3絶縁層)は、第2ゲート絶縁層16を覆うように形成されている。パッシベーション層17は、絶縁層としても機能する。第1ゲート絶縁層14と第2ゲート絶縁層16とパッシベーション層17とは、公知の無機材料によって形成されてよい。
[0032]
 一例として、当該無機材料には、窒化シリコン、酸化シリコン、および酸窒化シリコンが含まれる。また、第1ゲート絶縁層14と第2ゲート絶縁層16とパッシベーション層17とは、CVD法によって形成された、上記無機材料の積層膜として構成されてよい。
[0033]
 パッシベーション層17の表面の一部分には、2つの電極層165CA(第3金属層)が形成されている。ソース電極層135SAおよびドレイン電極層135DAはそれぞれ、コンタクトホール(より具体的には、当該コンタクトホールに形成された配線)を介して、2つの電極層165CAに電気的に接続されている。当該コンタクトホールは、第1ゲート絶縁層14、第1平坦化層15、第2ゲート絶縁層16、およびパッシベーション層17のそれぞれを貫通するように形成されている。
[0034]
 具体的には、当該コンタクトホールは、第1ゲート絶縁層14に形成されたコンタクトホール14HL、第1平坦化層15に形成されたコンタクトホール15HL、第2ゲート絶縁層16に形成されたコンタクトホール16HL、およびパッシベーション層17に形成されたコンタクトホール17HLを含む。上記配線は、コンタクトホールに電極層165CAと同じ材料が充填されることにより形成される。
[0035]
 なお、コンタクトホール14HLとコンタクトホール15HLとは、同時にパターニングされてよい。この場合、コンタクトホール15HLがコンタクトホール14HLのマスクとして機能する。このため、図1の(a)に示されるように、基板11の法線方向(基板11に垂直な方向)から見て、コンタクトホール14HLとコンタクトホール15HLとを、周端が一致する(揃う)ように形成できる。
[0036]
 また、コンタクトホール16HLとコンタクトホール17HLとは、同時にパターニングされてよい。この場合、コンタクトホール16HLとコンタクトホール17HLとが同じフォトパターンによりパターニングされる。このため、図1の(a)に示されるように基板11の法線方向から見て、コンタクトホール16HLとコンタクトホール17HLとを、周端が一致するように形成できる。
[0037]
 さらに、コンタクトホール16HLおよびコンタクトホール17HLはそれぞれ、コンタクトホール14HLとコンタクトホール15HLよりも開口が大きくなるように形成されている。なお、コンタクトホールにおいて、「開口がより大きい」とは、より具体的には、基板11に垂直な方向から見た場合に、「開口の面積がより大きい」ことを意味する。
[0038]
 基板11に垂直な方向から見て、コンタクトホールが円形の断面を有する場合、開口の直径をより長くすることで、「開口がより大きい」コンタクトホールを形成できる。
[0039]
 また、基板11に垂直な方向から見て、コンタクトホールが矩形の断面を有する場合、例えば、矩形の長辺または短辺(例:図1の水平方向の長さ)をより長くすることで、「開口がより大きい」コンタクトホールを形成できる。
[0040]
 第2平坦化層18は、パッシベーション層17および電極層165CAを覆うように形成されている。第2平坦化層18は、第1平坦化層15を除いた他の層に比べて、十分に厚い層として形成されている。第2平坦化層18の材料は公知のものであってよいが、第2平坦化層18の厚さをより厚くするためには、第2平坦化層18の材料には、有機材料が用いることが好ましい。
[0041]
 (酸化物半導体TFT10B)
 図1の(b)を参照し、酸化物半導体TFT10Bの構成を説明する。酸化物半導体TFT10Bにおいても、LTPS-TFT10Aと同様に、基板11の上方に、樹脂層12、無機層13、第1ゲート絶縁層14、第1平坦化層15、第2ゲート絶縁層16、パッシベーション層17、および第2平坦化層18がこの順に設けられている。
[0042]
 酸化物半導体TFT10Bにおいて、第1ゲート絶縁層14の表面の一部分には、ゲート電極層145GBが形成されている。このように、半導体装置10では、LTPS-TFT10Aのゲート電極層145GAと、酸化物半導体TFT10Bのゲート電極層145GBとは、同一の層(レイヤ)上(つまり、第1ゲート絶縁層14上)に配置されている。より具体的には、ゲート電極層145GA・145GBは、第1金属層(基板11に最も近い金属層)として形成されている。当該配置によれば、ゲート電極層145GAとゲート電極層145GBとを共通のゲート電極(共通ゲート)として設けることもできる。
[0043]
 酸化物半導体TFT10Bにおいて、ゲート電極層145GBの一部分は、第1平坦化層15に覆われていない。つまり、第1平坦化層15は、一部分に開口15A(凹部)が設けられている。開口15Aは、ゲート電極層145GB(第1金属層)を最大限に露出するように形成されてよい。「開口15Aがゲート電極層145GB(第1金属層)を最大限に露出する」とは、「開口15Aの全面にゲート電極層145GBが存在している」ことを意味する。
第2ゲート絶縁層16の一部分は、開口15Aを充填する。このように、第2ゲート絶縁層16は、開口15Aに対応する位置に、その一部分が形成されている。従って、第2ゲート絶縁層16も、第1平坦化層15と同様に凹部を有する。開口15Aにおいて露出したゲート電極層145GBは、第2ゲート絶縁層16によって覆われている。
[0044]
 第2ゲート絶縁層16の凹部の表面には、酸化物半導体層165SLB(半導体層)が形成されている。このように、第2ゲート絶縁層16および酸化物半導体層165SLBは、開口15Aの上方に形成されている。より具体的には、第2ゲート絶縁層16および酸化物半導体層165SLBは、当該第2ゲート絶縁層16および酸化物半導体層165SLBの法線方向から見て、開口15Aと少なくとも部分的に重なり合うように形成されている。
[0045]
 そして、酸化物半導体層165SLBの表面の一部分には、導電層(電極層)としてのソース電極層165SBおよびドレイン電極層165DB(第2金属層)とが形成されている。酸化物半導体層165SLB、ソース電極層165SB、およびドレイン電極層165DBの一部は、開口15Aの一部にも形成されている。
[0046]
 このように、酸化物半導体TFT10Bでは、酸化物半導体層165SLBの下方にゲート電極層145GBが設けられている。つまり、酸化物半導体TFT10Bは、ボトムゲート型のTFTとして構成されている。このように、酸化物半導体層165SLBは、LTPS-TFT10Aよりも上方に設けられている。
[0047]
 パッシベーション層17は、第2ゲート絶縁層16、酸化物半導体層165SLB、ソース電極層165SB、およびドレイン電極層165DBを覆うように形成されている。第2平坦化層18は、パッシベーション層17を覆うように形成されている。
[0048]
 酸化物半導体TFT10Bでは、第2平坦化層18の表面に、配線層19が形成されている。配線層19は、酸化物半導体TFT10Bを外部の素子と電気的に接続するための配線層である。配線層19の材料としては、例えばITO(Indium Tin Oxide,インジウムスズ酸化物)等の光透過性に優れた導電性材料が用いられてよい。
[0049]
 配線層19(第4金属層)は、コンタクトホール(より具体的には、当該コンタクトホールに形成された配線)を介して、ドレイン電極層165DBに接続されている。コンタクトホールは、パッシベーション層17および第2平坦化層18を貫通するように形成されている。上記配線は、コンタクトホールに配線層19と同じ材料が充填されることにより形成される。
[0050]
 一例として、配線層19は、酸化物半導体TFT10Bのドレイン電極層165DBを、上述の発光素子170のアノードに接続するための配線層であってよい。当該構成により、酸化物半導体TFT10Bを、画素回路における駆動TFTとして用いることができる。
[0051]
 配線層19の表面には、2つのバンク195が形成されている。バンク195は、1つの画素に対応する領域(1つの画素領域)を区画するための隔壁である。
[0052]
 (半導体装置10の製造方法の一例)
 図2の(a)は、半導体装置10を製造する処理の流れS1~S31を例示するフローチャートである。
[0053]
 まず、基板11の表面に樹脂層12の材料を塗布し、当該材料を硬化させることにより、樹脂層12をパターニングする(S1)。続いて、樹脂層12の表面に無機層13の材料を堆積(デポジット)させることにより、無機層13をパターニングする(S2)。
[0054]
 次に、無機層13の表面にLTPSを堆積させ(S3)、堆積させたLTPSにフォトリソグラフィ処理を施すことにより(S4)、LTPS層135SLAをパターニングする(S5)。
[0055]
 また、S5の後に、無機層13の表面にソース電極層135SAおよびドレイン電極層135DAの材料を堆積させ、堆積させた当該材料にフォトリソグラフィ処理を施すことにより、ソース電極層135SAおよびドレイン電極層135DAをパターニングする。
[0056]
 次に、無機層13、LTPS層135SLA、ソース電極層135SA、およびドレイン電極層の表面に、第1ゲート絶縁層14の材料を堆積させる(S6)。そして、第1ゲート絶縁層14の表面に、ゲート電極層145GAの材料を堆積させる(S7)。ゲート電極層145GAの材料にフォトリソグラフィ処理を施すことにより(S8)、ゲート電極層145GAをパターニングする(S9)。また、ゲート電極層145GBについても、ゲート電極層145GAと同様にパターニングされてよい。
[0057]
 次に、第1ゲート絶縁層14およびゲート電極層145GB(ゲート電極層145GA)の表面に、第1平坦化層15の材料であるSOG材料を塗布する(S10)。塗布したSOG材料にフォトリソグラフィ処理を施すことにより(S11)、第1平坦化層15をパターニングする(S12)。具体的には、上述の開口15Aが設けられるように、第1平坦化層15をパターニングする。
[0058]
 なお、SOG材料が感光性である場合、S11におけるフォトリソグラフィ処理は、現像処理のみであってよい。SOG材料が感光性である場合、現像処理のみによって、第1平坦化層15のパターニングが可能であるためである。
[0059]
 次に、第1平坦化層15の表面に、第2ゲート絶縁層16の材料を堆積させる(S13)。これにより、第2ゲート絶縁層16には、第1平坦化層15の開口15Aに対応する凹部が設けられる。そして、第2ゲート絶縁層16の凹部に、酸化物半導体層165SLBの材料を堆積させ(S14)、堆積させた当該材料にフォトリソグラフィ処理を施すことにより(S15)、酸化物半導体層165SLBをパターニングする(S16)。
[0060]
 次に、第2ゲート絶縁層16および酸化物半導体層165SLBの表面に、ソース電極層165SBおよびドレイン電極層165DBの材料を堆積させ(S17)、堆積させた当該材料にフォトリソグラフィ処理を施すことにより(S18)、ソース電極層165SBおよびドレイン電極層165DBをパターニングする(S19)。
[0061]
 次に、第2ゲート絶縁層16、ソース電極層165SB、酸化物半導体層165SLB、およびドレイン電極層165DBの表面に、パッシベーション層17を堆積させる(S20)。そして、パッシベーション層17、第2ゲート絶縁層16、および第1ゲート絶縁層14にフォトリソグラフィ処理を施すことにより(S21)、パッシベーション層17、第2ゲート絶縁層16、および第1ゲート絶縁層14をパターニングする(S22)。
[0062]
 一例として、S22では、ドライエッチングにより、パッシベーション層17、第2ゲート絶縁層16、および第1ゲート絶縁層14をパターニングする。この場合、パッシベーション層17に設けられたコンタクトホール17HLと、第2ゲート絶縁層16に形成されたコンタクトホール16HLと、第1ゲート絶縁層14に設けられたコンタクトホール14HLとは、周端が一致する。
[0063]
 なお、基板11に垂直な方向から見て、コンタクトホール16HLにコンタクトホール15HLが内包されている場合には、コンタクトホール15HLがコンタクトホール14HLのマスクとして機能する。このため、コンタクトホール15HLとコンタクトホール14HLとは、周端が一致する。
[0064]
 なお、第1平坦化層15のパターニング時に、同時に第1ゲート絶縁層14をパターニングした場合には、S22において第1ゲート絶縁層14のパターニングは不要である(以下に述べる図2の(b)を参照)。
[0065]
 その場合、パッシベーション層17に設けられたコンタクトホール17HLと第2ゲート絶縁層16に設けられたコンタクトホール16HLとの周端が一致する。また、第1ゲート絶縁層14に設けられたコンタクトホール14HLと第1平坦化層15に設けられたコンタクトホール15HLの周端が一致する。さらに、また、コンタクトホール17HLは、コンタクトホール14HLよりも開口が大きくなる(図1の(a)も参照)。
[0066]
 また、S22の後に、電極層165CAをパターニングし、当該電極層165CAをソース電極層135SAおよびドレイン電極層135DAにそれぞれ接続する。
[0067]
 次に、パッシベーション層17および電極層165CAの表面に、第2平坦化層18の材料を塗布し(S23)、塗布した当該材料にフォトリソグラフィ処理を施すことにより(S24)、第2平坦化層18をパターニングする(S25)。
[0068]
 次に、第2平坦化層18の表面に配線層19の材料を堆積させ(S26)、堆積させた当該材料にフォトリソグラフィ処理を施すことにより(S27)、配線層19をパターニングする(S28)。上述のように、配線層19は、ドレイン電極層165DBに接続されるようにパターニングされてよい。
[0069]
 次に、配線層19の表面にバンク195の材料を堆積させ(S29)、堆積させた当該材料にフォトリソグラフィ処理を施すことにより(S30)、バンク195をパターニングする(S31)。
[0070]
 (半導体装置10の製造方法の別の例)
 図2の(b)は、半導体装置10の製造方法の別の例を示す。図2の(b)は、半導体装置10を製造する処理の流れS41~S71を例示するフローチャートである。S41~S51、S53~S61、およびS63~S71は、図2の(a)のS1~11、S13~S21、およびS23~S31と同様の処理であるため、説明を省略する。
[0071]
 図2の(b)のフローチャートは、図2の(a)のフローチャートにおいて、S12およびS22をそれぞれ、S52およびS62に置き換えた処理であると理解されてよい。以下、S52およびS62についてのみ説明する。
[0072]
 S52は、第1平坦化層15に加えて、第1ゲート絶縁層14がパターニングされるという点において、上述のS12と異なる。例えば、第1平坦化層15のドライエッチングと同時に、第1ゲート絶縁層14がドライエッチングされてよい。そのようにすることで、第1ゲート絶縁層14に形成されるコンタクトホール14HLと、第1平坦化層15に形成されるコンタクトホール15HLとは、周端が一致する。
[0073]
 なお、第1ゲート絶縁層14がS52でパターンニングされたので、S62では、第1ゲート絶縁層14が形成されず、パッシベーション層17および第2ゲート絶縁層16のみがパターンニングされる。この点において、S62は、上述のS22と異なる。このように、第1ゲート絶縁層14を形成するタイミングは、図2の(a)のものに限定されない。
[0074]
 (画素回路52)
 図3を参照し、表示装置1の表示領域(アクティブエリア)に設けられている画素回路52の構成について説明する。図3は、m列n行に対応する画素回路52の構成を示す回路図である。なお、ここで説明する画素回路52の構成は一例であって、他の公知の構成を採用することもできる。
[0075]
 図3に示す画素回路52は、1個の発光素子170と6個のトランジスタT1~T6(駆動トランジスタT1、書き込み制御トランジスタT2、電源供給制御トランジスタT3、発光制御トランジスタT4、閾値電圧補償トランジスタT5、初期化トランジスタT6)と1個のコンデンサC1とを含んでいる。コンデンサC1は、2つの電極からなる容量素子である。
[0076]
 図3において、S(m)は、m列目のデータ線Sを示す。また、G(n)およびEM(n)はそれぞれ、n列目の走査信号線および発光制御線EMを示す。表示領域には、複数のデータ線、および、当該データ線に直交する複数の走査信号線G(n)が配設されている。
[0077]
 また、表示領域には、複数の走査信号線と1対1で対応するように、複数の発光制御線が配設されている。さらに、表示領域には複数のデータ線と複数の走査信号線との交差点に対応するように、画素回路52が設けられている。このように画素回路52が設けられることによって、複数の画素マトリクスが表示領域に形成されている。
[0078]
 表示領域には、画素回路52のそれぞれに共通の、図示しない電源線が配設されている。より詳細には、発光素子170を駆動するためのハイレベル電源電圧ELVDDを供給する電源線(ハイレベル電源線)、有機EL素子を駆動するためのローレベル電源電圧ELVSSを供給する電源線(ローレベル電源線)、および初期化電圧Viniを供給する電源線(初期化電源線)が配設されている。ハイレベル電源電圧ELVDD、ローレベル電源電圧ELVSS。および初期化電圧Viniは、図示しない電源回路から供給される。
[0079]
 (半導体装置10におけるノイズ)
 半導体装置10の効果についての説明に先立ち、半導体装置10におけるノイズについて述べる。一般的に、TFTのゲート電極には、当該TFTのON/OFF(導通/非導通)を切り替えるために、比較的大きい(より厳密には、絶対値が比較的大きい)正または負の電圧(ゲート電圧)が印加される。
[0080]
 例えば、nチャネルTFTをON状態とするためには、比較的大きい正のゲート電圧が、TFTのゲート電極に印加される。他方、pチャネルTFTをON状態とするためには、比較的大きい負のゲート電圧が、TFTのゲート電極に印加される。
[0081]
 従って、半導体装置10においても、LTPS-TFT10Aのゲート電極層145GA、および、酸化物半導体TFT10Bのゲート電極層145GBのそれぞれには、比較的大きいゲート電圧が印加される。
[0082]
 また、LTPS-TFT10Aにおいて、ゲート電極層145GAとその他の電極層(特にソース電極層135SA)との間には、設計上意図しない容量結合が生じる。このため、ゲート電極層145GAにゲート電圧が印加された場合、容量結合およびゲート電圧に起因して、ゲート電極層145GAの周囲にノイズが発生する。
[0083]
 当該ノイズの大きさは、容量結合の程度(ゲート電極層とソース電極層との間の静電容量)およびゲート電圧の大きさに起因する。当該ノイズは、上記静電容量および上記ゲート電圧の少なくとも一方が増加するにつれて、より顕著となる。
[0084]
 それゆえ、ゲート電極層145GAにゲート電圧が印加された場合に、例えばソース電極層135SAに印加される信号に、ノイズが重畳される可能性がある。また、ゲート電圧自体にノイズが重畳される可能性もある。このため、LTPS-TFT10Aの動作の信頼性が低下する(例:スイッチングを適切に行うことができない)可能性が生じる。
[0085]
 また、酸化物半導体TFT10Bにおいても、ゲート電極層145GBとその他の電極層(特にソース電極層165SB)との間に容量結合が生じる。このため、ゲート電極層145GBにゲート電圧が印加された場合にも、容量結合およびゲート電圧に起因して、ゲート電極層145GBの周囲にノイズが発生する。
[0086]
 それゆえ、ゲート電極層145GBにゲート電圧が印加された場合に、例えばソース電極層165SBに印加される信号に、ノイズが重畳される可能性がある。また、ゲート電圧自体にノイズが重畳される可能性もある。
[0087]
 それゆえ、例えば、ドレイン電極層165DBに所望の電圧および電流を出力させる(つまり、発光素子170のアノードに所望の電圧および電流を供給する)ことができないという問題が生じる。すなわち、酸化物半導体TFT10Bの動作の信頼性が低下する(例:発光素子170の駆動を適切に行うことができない)可能性が生じる。
[0088]
 (半導体装置10の効果)
 上述のノイズに起因するLPTOデバイスの動作の信頼性の低下に対処するために、本願の発明者ら(以下、発明者ら)は、半導体装置10の構成を想到した。
[0089]
 具体的には、発明者らは、各TFTにおけるゲート電極層とソース電極層との間の容量結合の程度(ゲート電極層とソース電極層との間の静電容量)を低減するために、ゲート電極層とソース電極層とを十分に離間させるという技術的思想を想到した。
[0090]
 発明者らは、当該技術的思想に基づき、各TFTにおいて、ゲート電極層とソース電極層との間に第1平坦化層15(SOG材料によって形成された層)を介在させることにより、ゲート電極層とソース電極層とを離間させるという具体的な構成を想到した。
[0091]
 当該当該技術的思想に基づき、LTPS-TFT10Aでは、ゲート電極層145GAとソース電極層135SAとの間に、第1ゲート絶縁層14が設けられている。さらに、ゲート電極層145GAの上部には、第1平坦化層15が設けられている。つまり、LTPS-TFT10Aは、ゲート電極層145GAとソース電極層135SAとの間に、第1平坦化層15が介在する領域が存在するように形成されている。
[0092]
 このため、ゲート電極層145GAとソース電極層135SAとの間の静電容量を低減できる。それゆえ、LTPS-TFT10Aにおいて、上述のノイズを低減できるので、LTPS-TFT10Aの信頼性を向上させることができる。
[0093]
 同様に、酸化物半導体TFT10Bにおいても、ゲート電極層145GBの上部に第1平坦化層15が設けられている。つまり、酸化物半導体TFT10Bもまた、ゲート電極層145GBとソース電極層165SBとの間に、第1平坦化層15が介在領域が存在するように形成されている。
[0094]
 このため、ゲート電極層145GBとソース電極層165SBとの間の静電容量を低減できる。それゆえ、酸化物半導体TFT10Bにおいて、ノイズを低減できるので、酸化物半導体TFT10Bの信頼性を向上させることができる。
[0095]
 ところで、酸化物半導体TFT10Bの酸化物半導体層165SLBは、例えばInGaZnOx系の金属酸化物である。このため、酸化物半導体層165SLBを形成するためには、比較的高温のプロセスが必要となる。それゆえ、第1平坦化層15の材料として、耐熱性が低い材料を用いた場合には、酸化物半導体層165SLBを形成する高温プロセスにおいて、第1平坦化層15が劣化しうる。
[0096]
 しかしながら、上述のように、第1平坦化層15の材料には、SOG材料が用いられている。SOG材料は、高い耐熱性を有する材料であるため、酸化物半導体層165SLBを形成する高温プロセスにおいても、第1平坦化層15の劣化を防止できる。
[0097]
 このように、発明者らは、第1平坦化層15(十分に厚く、ゲート電極層とソース電極層とを離間するために好適な層)の材料にSOG材料を用いることにより、LPTOデバイスの動作の信頼性をより向上させることが可能であることを新たに見出した。
[0098]
 また、半導体装置10によれば、ゲート電極層とソース電極層との間の静電容量を低減できるので、ゲート電極層145GAおよびゲート電極層145GBのそれぞれに比較的大きい電圧(ゲート電圧)を印加した場合にも、ノイズを低減できる。
[0099]
 それゆえ、半導体装置10では、比較的大きい電圧を印加することが許容されるので、当該ゲート電圧によって、LTPS-TFT10Aおよび酸化物半導体TFT10BのON/OFFを、より確実に制御できる。
[0100]
 以上のように、半導体装置10によれば、LPTOデバイスの動作の信頼性を向上させることが可能となる。
[0101]
 (酸化物半導体TFT10Bにおける各層の接続の例)
 以下、図4~図8を参照し、酸化物半導体TFT10Bにおける各層の接続の様々な例について述べる。なお、図3~図7では、説明の便宜上、一部の部材(例:バンク195)の図示を省略している。
[0102]
 (1)図4は、酸化物半導体TFT10Bにおける、ゲート電極層145GB(第1金属層)と、ソース電極層165SBが設けられた層(第2金属層)との電気的な接続の例を示す。
[0103]
 なお、図4および以降の各図に示される酸化物半導体層199SLBは、第1平坦化層15または無機層13等に設けられるコンタクトホールをエッチングする場合に用いられるエッチストッパである。酸化物半導体層199SLBは、酸化物半導体層165SLBと同様の材料で形成されてよい。
[0104]
 図4に示されるように、酸化物半導体TFT10Bには、電極層185CB(第3金属層)が設けられている。また、コンタクトホール15HLは、ゲート電極層145GBを露出するように形成されている。また、コンタクトホール17HLにおいて、ソース電極層165SB(第2金属層)と酸化物半導体層199SLB(エッチストッパ)とが部分的に露出している。
[0105]
 コンタクトホール17HLにおいて露出した酸化物半導体層199SLBの周端は、第2ゲート絶縁層16の周端と一致している。第2ゲート絶縁層16をパターニングする場合に、酸化物半導体層199SLBをエッチストッパとして用いることで、酸化物半導体層199SLBと第2ゲート絶縁層16との周端を一致させることができる。
[0106]
 なお、「一致」とは、このような製造方法により、2つの部材(酸化物半導体層199SLBおよび第2ゲート絶縁層16)の周端が揃う程度の意味を表す。明細書中の他の箇所において用いられる「一致」についても同様である。
[0107]
 電極層185CBは、コンタクトホール(コンタクトホール17HL~15HL)を介して、ゲート電極層145GBとソース電極層165SBとを電気的に接続する。より具体的には、電極層185CBは、コンタクトホール15HLにおいて露出したゲート電極層145GBと、コンタクトホール17HLにおいて露出したソース電極層165SBとを覆うことにより、ゲート電極層145GBとソース電極層165SBとを電気的に接続する。
[0108]
 図4の構成によれば、パッシベーション層17、第2ゲート絶縁層16、および第1ゲート絶縁層14に対して一括してドライエッチングを施す場合に、酸化物半導体層199SLB(エッチストッパ)により、上記コンタクトホールに不均一な凹凸が形成されるのを防止できる。このため、上記コンタクトホールによる電気的な接続をより確実に行うことができる。
[0109]
 (2)図5は、酸化物半導体TFT10Bにおける、ゲート電極層145GB(第1金属層)と、ソース電極層165SBが設けられた層(第2金属層)との電気的な接続の別の例を示す。図5の構成は、図4の構成から、酸化物半導体層199SLB(エッチストッパ)を割愛したものである。
[0110]
 第1ゲート絶縁層14および第1平坦化層15に対して一括してドライエッチングを施す場合に、上記コンタクトホールの形成時に、パッシベーション層17および第2ゲート絶縁層16のみにドライエッチングを施すことにより、図5の構成が得られる。このように、第1金属層と第2金属層との接続には、様々なバリエーションが適用できる。
[0111]
 (3)図6は、酸化物半導体TFT10Bにおける、ゲート電極層145GB(第1金属層)と、ソース電極層165SB(第2金属層)が設けられた層との電気的な接続の別の例を示す。
[0112]
 図6の例では、ゲート電極層145GBとソース電極層165SBとを接続するためのコンタクト層として、図4・図5の電極層185CBに替えて、上述の配線層19(第4金属層)が用いられている。図6の構成において、配線層19の材料としては、発光素子170の陽極と同様の材料(例:ITO、Ag等)が用いられてよい。
[0113]
 図6の例では、第2平坦化層18にコンタクトホール18HLが設けられている。コンタクトホール18HLは、コンタクトホール17HLよりも開口が大きい。
[0114]
 配線層19は、コンタクトホール(コンタクトホール18HL~15HL)を介して、ゲート電極層145GBとソース電極層165SBとを電気的に接続する。より具体的には、配線層19は、コンタクトホール15HLにおいて露出したゲート電極層145GBと、コンタクトホール17HLにおいて露出したソース電極層165SBとを覆うことにより、ゲート電極層145GBとソース電極層165SBとを電気的に接続する。配線層19は、ゲート電極層145GBの表面から第2平坦化層18の表面へ向かって、各部材の沿面を沿うように形成されている。
[0115]
 (4)図7は、酸化物半導体TFT10Bにおける、ソース電極層165SBが設けられた層(第2金属層)と、電極層185CB(第3金属層)との電気的な接続の例を示す。
[0116]
 図7に示されるように、ソース電極層165SBの一部分を覆うように、電極層185CBが設けられてもよい。
[0117]
 (5)図8は、酸化物半導体TFT10Bにおける、ゲート電極層145GB(第1金属層)と電極層185CB(第3金属層)との電気的な接続の例を示す。
[0118]
 電極層185CBは、ゲート電極層145GBおよび酸化物半導体層165SLBに部分的に接触するように形成されている。電極層185CBは、コンタクトホール17HLにおいて露出した酸化物半導体層199SLB(エッチストッパ)の半導体層に接している。なお、図8の構成において、酸化物半導体層199SLB(エッチストッパ)が割愛されてもよい。
[0119]
 電極層185CBは、コンタクトホール15HLにおいて露出したゲート電極層145GBを覆う。図8の構成のように、ゲート電極層145GBと電極層185CBとが、電気的に接続されてもよい。
[0120]
 〔実施形態2〕
 本発明の実施形態2について、図9に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
[0121]
 実施形態2では、実施形態1の酸化物半導体TFT10Bの構成のバリエーションについて述べる。以下、実施形態2の酸化物半導体TFTを、酸化物半導体TFT20B(第2トランジスタ)と称する。
[0122]
 図9は、酸化物半導体TFT20Bの概略的な構成を説明するための図である。酸化物半導体TFT20Bは、実施形態1の酸化物半導体TFT10Bに、電極層285CB(第3金属層)を付加した構成である。電極層285CBは、パッシベーション層17の表面の一部分に形成されている。
[0123]
 具体的には、電極層285CBは、当該電極層285CBの法線方向から見て、酸化物半導体層165SLB、ソース電極層165SB、およびドレイン電極層165DBと少なくとも部分的に重なり合うように配置されている。
[0124]
 このため、電極層285CBは、酸化物半導体TFT20Bの付加的なゲート電極層(第2ゲート電極)として用いられてよい。なお、第2ゲート電極との区別のため、ゲート電極層145GBを、第1ゲート電極とも称する。
[0125]
 このように、酸化物半導体TFT20Bは、ゲート電極層145GB(第1金属層により形成されるゲート電極)および電極層285CB(第3金属層により形成されるゲート電極)を、2つのゲート電極層として備えている。すなわち、酸化物半導体TFT20Bは、デュアルゲート型のTFTとして構成されている。
[0126]
 上述のように、酸化物半導体TFT20Bは、酸化物半導体層165SLBの下方にゲート電極層145GB(第1ゲート電極層)を、当該酸化物半導体層165SLBの上方に電極層285CB(第2ゲート電極層)をそれぞれ備える。このことから、酸化物半導体TFT20Bは、両面ゲート型のTFTと称されてもよい。
[0127]
 酸化物半導体TFT20Bによれば、ゲート電極層145GB(第1ゲート電極層)および電極層285CB(第2ゲート電極層)のそれぞれに、ゲート電圧を印加できる。それゆえ、酸化物半導体TFT20BのON/OFFをより高速に切り替えることができる。すなわち、酸化物半導体TFT20B(例:駆動TFT)の応答性を向上させ、発光素子170の駆動を高速化できる。
[0128]
 〔変形例〕
 図10は、実施形態2の比較例としての半導体装置20Xを説明するための上面図である。また、図11は、実施形態2の変形例としての半導体装置20Yを説明するための上面図である。
[0129]
 図11に示されるように、半導体装置20Yは、開口15Yを有する。開口15Yは、第2ゲート絶縁層16の一部分を受容する、第1平坦化層15の開口である。半導体装置2Yには、ゲート電極層145GB(第1ゲート電極層)と電極層285CB(第2ゲート電極層)とを電気的に接続するコンタクトホール290が設けられている。コンタクトホール290は、開口15Yにおいて、ゲート電極層145GBと電極層285CBとを離間させる各部材(第1平坦化層15、第2ゲート絶縁層16、およびパッシベーション層17)を貫通するように形成されている。
[0130]
 半導体装置20Yでは、コンタクトホール290によって、ゲート電極層145GBを電極層285CBと等電位にできる。このため、電極層285CBのゲート電圧を設定することで、ゲート電極層145GBのゲート電圧を電極層285CBのゲート電圧に等しく設定できる。すなわち、電極層285CBのゲート電圧を設定することにより、酸化物半導体層165SLBのチャネルのON/OFF(導通/非導通)制御できる。
[0131]
 このため、以下に述べる半導体装置20Xとは異なり、凸部15XAを設ける必要がない。それゆえ、半導体装置20Yによれば、ゲート電極層145GBの設計を容易化し、かつ、半導体装置20Yをコンパクト化できる。
[0132]
 なお、半導体装置20Yにおける第2トランジスタの酸化物半導体層165SLBであって、第1平坦化層15の上に位置する半導体層の一部分は、当該第2トランジスタのソース電極層165SBの端部とドレイン電極層165DBの端部に接するように、当該ソース電極層165SBと当該ドレイン電極層165DBとに挟まれている。当該酸化物半導体層の一部分はすべて、パッシベーション層17を介して電極層285CBと重畳していてよい。
[0133]
 ところで、第1平坦化層15の上に形成される酸化物半導体層は、ゲート電圧が印加されないために、リーク電流の原因となる。そのため、図11のように電極層285CBを設けない場合には、第1平坦化層15の上に形成される酸化物半導体層165SLBのうち、ソース電極層165SBとドレイン電極層165DBの間に形成される酸化物半導体層を一続きにしない必要がある。図10では、上記酸化物半導体層が一続きにならないように開口15Xが形成されている。
[0134]
 他方、図11の構成によれば、上記酸化物半導体層が一続きになっていても、当該半導体層を、パッシベーション層17を介して電極層285CBと重畳するように形成すればよい。このように形成すれば、図10の開口15Xが不要となる。そのため、開口の設計が容易となり、表示装置の高解像化に有益となる。
[0135]
 〔実施形態3〕
 本発明の実施形態3について、図12に基づいて説明すれば、以下の通りである。実施形態3では、実施形態1のLTPS-TFT10A(スイッチングTFT)の構成のバリエーションについて述べる。説明の便宜上、実施形態3におけるLTPS-TFTを、LTPS-TFT30A(第1トランジスタ)と称する。
[0136]
 図12は、LTPS-TFT30Aの概略的な構成を説明するための図である。図12に示されるように、LTPS-TFT30Aは、半導体層として、LTPS層135SLA(第1半導体層)に加えて、酸化物半導体層165SLB(第2半導体層)をさらに備えている。
[0137]
 つまり、LTPS-TFT30Aは、2つの半導体材料(LTPSおよび酸化物半導体材料)によって形成されている。LTPS-TFT30Aは、実施形態1のLTPS-TFT10Aおよび酸化物半導体TFT10Bのそれぞれの構成を組み合わせて形成された、スイッチングTFTであると理解されてよい。LTPS-TFT30Aにおいて、LTPS-TFT10Aに対応する部分、および、酸化物半導体TFT10Bに対応する部分のいずれも、nチャネルTFT(n型のトランジスタ)である。
[0138]
 LTPS-TFT30Aは、(i)LTPS-TFT10Aに対して、酸化物半導体TFT10Bの各部材のうち、ゲート電極層145B、配線層19、およびバンク195を除いた各部材を付加するとともに、(ii)LTPS-TFT10Aの電極層165CAを電極層365CAに置き換えた構成である。
[0139]
 スイッチングTFT30Aでは、ゲート電極層145Aが、LTPS層135SLAおよび酸化物半導体層165SLBに対する共通のゲート電極層として用いられる。LTPS層135SLAは、ゲート電極層145Aの下方に配置されている。また、酸化物半導体層165SLBは、ゲート電極層145Aの上方に配置されている。
[0140]
 電極層365CAは、電極層165CAと同様に、コンタクトホール14HL~17HL(より具体的には、当該コンタクトホールに形成された配線)を介して、ソース電極層135SAおよびドレイン電極層135DAに接続されている。
[0141]
 ソース電極層135SA(LTPS-TFT10Aのソース電極層)は、電極層365CAによって、ソース電極層165SB(酸化物半導体TFT10Bのソース電極)と電気的に接続されている。同様に、ドレイン電極層135DA(LTPS-TFT10Aのドレイン電極)は、電極層365CAによって、ドレイン電極層165DB(酸化物半導体TFT10Bのドレイン電極層)と電気的に接続されている。
[0142]
 LTPS-TFT30Aは、半導体材料として酸化物半導体材料をさらに含む(半導体層として、酸化物半導体層165SLBをさらに備える)TFTである。このため、LTPS-TFT30Aは、実施形態1のLTPS-TFT10Aに比べて、電流の耐量を向上させることができる。
[0143]
 それゆえ、LTPS-TFT30Aにより多くの電流を流すことができるので、スイッチングTFTの信頼性を向上させることができる。
[0144]
 〔まとめ〕
 態様1の半導体装置は、表示装置の画素回路に設けられる半導体装置であって、上記半導体装置は、下側から順に、基板と、第1トランジスタの半導体層と、第1絶縁層と、第1金属層と、第1平坦化層と、第2絶縁層と、第2トランジスタの半導体層と、第2金属層と、第3絶縁層と、第3金属層と、を含み、上記第1トランジスタは、半導体材料として低温ポリシリコンを含み、上記第2トランジスタは、半導体材料として酸化物半導体を含み、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とは、上記第1金属層により形成される。
[0145]
 態様2において、上記第1絶縁層と上記第2絶縁層と上記第3絶縁層とは、無機材料によって形成され、上記第1平坦化層は、SOG(Spin on Glass,スピンオンガラス)材料によって形成される。
[0146]
 態様3において、上記第1トランジスタのソース電極とドレイン電極とは、第1絶縁層と第1平坦化層と第2絶縁層と第3絶縁層とに形成されたコンタクトホールを介して、上記第3金属層と電気的に接続される。
[0147]
 態様4において、上記基板に垂直な方向から見て、上記第1絶縁層に形成されたコンタクトホールと、上記第1平坦化層に形成されたコンタクトホールとは、周端が一致しており、上記第2絶縁層に形成されたコンタクトホールと、上記第3絶縁層に形成されたコンタクトホールとは、周端が一致しており、上記第1絶縁層に形成された上記コンタクトホールは、上記第2絶縁層に形成された上記コンタクトホールよりも開口が大きい。
[0148]
 態様5において、上記第2トランジスタにおいて、上記第1平坦化層には開口が設けられており、上記開口は、上記第1金属層を最大限に露出するように形成されており、上記開口において露出した上記第1金属層は、上記第2絶縁層によって覆われており、上記開口の一部に、上記第2トランジスタの半導体層と、上記第2金属層とが形成される。
[0149]
 態様6において、上記第2トランジスタの少なくとも一部は、上記画素回路に設けられた発光素子を駆動する駆動トランジスタである。
[0150]
 態様7において、上記半導体装置は、上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、上記第2絶縁層のコンタクトホールと、上記第3絶縁層のコンタクトホールと、をさらに含み、上記第3絶縁層のコンタクトホールにおいて、上記第2金属層と上記第2トランジスタの半導体層とが部分的に露出しており、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第3金属層は、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続する。
[0151]
 態様8において、上記半導体装置は、上記第3金属層の上に、第2平坦化層と、第4金属層とを、順に含み、上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、上記第2絶縁層のコンタクトホールと、上記第3絶縁層のコンタクトホールと、上記第2平坦化層のコンタクトホールと、をさらに含み、上記第2平坦化層のコンタクトホールは、上記第3絶縁層のコンタクトホールよりも開口が大きく、上記第3絶縁層のコンタクトホールにおいて、上記第2金属層と上記第2トランジスタの半導体層とが部分的に露出しており、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第4金属層は、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続する。
[0152]
 態様9において、上記半導体装置は、上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、上記第2絶縁層のコンタクトホールと、上記第3絶縁層のコンタクトホールと、をさらに含み、上記第3絶縁層のコンタクトホールにおいて、上記第2トランジスタの半導体層が部分的に露出しており、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第3金属層は、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層に接しており、かつ、上記第3金属層は、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層を覆うことにより、当該第3金属層と当該第1金属層とを電気的に接続する。
上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、上記第2絶縁層のコンタクトホールと、上記第3絶縁層のコンタクトホールと、をさらに含み、上記第3絶縁層のコンタクトホールにおいて、上記第2トランジスタの半導体層とが部分的に露出しており、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第3金属層は、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層に接しており、かつ、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層を覆う。
[0153]
 態様10において、上記第2トランジスタは、上記第3金属層により形成される第2ゲート電極をさらに含む。
[0154]
 態様11において、上記第2トランジスタの半導体層であって、第1平坦化層の上に位置する半導体層のうち、上記第2トランジスタのソース電極の端部とドレイン電極の端部に接するように、当該ソース電極と当該ドレイン電極とに挟まれる半導体層はすべて、上記第3絶縁層を介して上記第2ゲート電極と重畳する。
[0155]
 態様12において、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とが共通であり、上記第1トランジスタのソース電極は、上記第2トランジスタのソース電極と電気的に接続されており、上記第1トランジスタのドレイン電極は、上記第2トランジスタのドレイン電極と電気的に接続されている。
[0156]
 態様13の半導体装置の製造方法は、表示装置の画素回路に設けられる半導体装置の製造方法であって、上記半導体装置は、下側から順に、基板と、第1トランジスタの半導体層と、第1絶縁層と、第1金属層と、第1平坦化層と、第2絶縁層と、第2トランジスタの半導体層と、第2金属層と、第3絶縁層と、第3金属層と、を含み、上記第1トランジスタは、半導体材料として低温ポリシリコンを含み、上記第2トランジスタは、半導体材料として酸化物半導体を含み、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とを、上記第1金属層により形成する工程を含む。
[0157]
 態様14の半導体装置の製造方法は、上記第1絶縁層と上記第2絶縁層と上記第3絶縁層とを、無機材料によって形成する工程と、上記第1平坦化層を、SOG(Spin on Glass,スピンオンガラス)材料によって形成する工程と、をさらに含む。
[0158]
 態様15の半導体装置の製造方法は、第1絶縁層と第1平坦化層と第2絶縁層と第3絶縁層とコンタクトホールを形成する工程と、上記コンタクトホールを介して、上記第1トランジスタのソース電極とドレイン電極とを、上記第3金属層と電気的に接続する工程をさらに含む。
[0159]
 態様16の半導体装置の製造方法は、上記第2トランジスタにおいて、上記第1金属層を最大限に露出するように、上記第1平坦化層に開口を形成する工程と、上記開口において露出した上記第1金属層を、上記第2絶縁層によって覆う工程と、上記開口の一部に、上記第2トランジスタの半導体層と、上記第2金属層とを形成する工程をさらに含む。
[0160]
 態様17の半導体装置の製造方法は、上記第1金属層を露出するように、上記第1平坦化層のコンタクトホールを形成する工程と、上記第2絶縁層のコンタクトホールを形成する工程と、上記第2金属層と上記第2トランジスタの半導体層とを部分的に露出するように、上記第3絶縁層のコンタクトホールを形成する工程と、をさらに含み、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第3金属層によって、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続する工程をさらに含む。
[0161]
 態様18の半導体装置の製造方法において、上記半導体装置は、上記第3金属層の上に、第2平坦化層と、第4金属層とを、順に含み、上記第1金属層を露出するように、上記第1平坦化層のコンタクトホールを形成する工程と、上記第2絶縁層のコンタクトホールを形成する工程と、上記第2金属層と上記第2トランジスタの半導体層とを部分的に露出するように、上記第3絶縁層のコンタクトホールを形成する工程と、をさらに含み、上記第2平坦化層のコンタクトホールは、上記第3絶縁層のコンタクトホールよりも開口が大きく、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第3金属層によって、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続する工程をさらに含む。
[0162]
 態様19の半導体装置の製造方法は、上記第1金属層を露出するように、上記第1平坦化層のコンタクトホールを形成する工程と、上記第2絶縁層のコンタクトホールを形成する工程と、上記第3絶縁層のコンタクトホールにおいて、上記第2トランジスタの半導体層を部分的に露出するように、上記第3絶縁層のコンタクトホールを形成する工程と、をさらに含み、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、上記第3金属層を、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層に接するように、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層を覆うことにより、当該第3金属層と当該第1金属層とを電気的に接続する工程をさらに含む。
[0163]
 態様20の半導体装置の製造方法は、上記第2トランジスタにおいて、第2ゲート電極を形成する第3金属層を設ける工程をさらに含む。
[0164]
 態様21の半導体装置の製造方法は、上記半導体装置において、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とが共通であり、上記第1トランジスタのソース電極を、上記第2トランジスタのソース電極と電気的に接続する工程と、上記第1トランジスタのドレイン電極を、上記第2トランジスタのドレイン電極と電気的に接続する工程と、をさらに含む。
[0165]
 〔付記事項〕
 本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成できる。

符号の説明

[0166]
 1 表示装置
 10,20Y 半導体装置
 10A,30A LTPS-TFT(第1トランジスタ)
 10B,20B 酸化物半導体TFT(第2トランジスタ)
 11 基板
 14 第1ゲート絶縁層(第1絶縁層)
 15 第1平坦化層
 15A,15Y 開口
 16 第2ゲート絶縁層(第2絶縁層)
 17 パッシベーション層(第3絶縁層)
 18 第2平坦化層
 19 配線層(第4金属層)
 52 画素回路
 135SLA LTPS層(第1トランジスタの半導体層)
 135SA ソース電極層(第1TFTのソース電極)
 135DA ドレイン電極層(第1TFTのドレイン電極)
 145GA ゲート電極層(第1TFTのゲート電極,第1ゲート電極,第1金属層)
 145GB ゲート電極層(第2TFTのゲート電極,第1金属層)
 165SB ソース電極層(第2TFTのソース電極,第2金属層)
 165DB ドレイン電極層(第2TFTのドレイン電極,第2金属層)
 165CA 電極層(第3金属層)
 165SLB 酸化物半導体層(第2トランジスタの半導体層)
 185CB 電極層(第3金属層)
 199SLB 酸化物半導体層(第2トランジスタの半導体層,エッチストッパ)
 285CB 電極層(第2ゲート電極,第3金属層)
 290 コンタクトホール
 14HL コンタクトホール(第1絶縁層のコンタクトホール)
 15HL コンタクトホール(第1平坦化層のコンタクトホール)
 16HL コンタクトホール(第2絶縁層のコンタクトホール)
 17HL コンタクトホール(第3絶縁層のコンタクトホール)
 18HL コンタクトホール(第2平坦化層のコンタクトホール)

請求の範囲

[請求項1]
 表示装置の画素回路に設けられる半導体装置であって、
 上記半導体装置は、下側から順に、
 基板と、
 第1トランジスタの半導体層と、
 第1絶縁層と、
 第1金属層と、
 第1平坦化層と、
 第2絶縁層と、
 第2トランジスタの半導体層と、
 第2金属層と、
 第3絶縁層と、
 第3金属層と、を含み、
 上記第1トランジスタは、半導体材料として低温ポリシリコンを含み、
 上記第2トランジスタは、半導体材料として酸化物半導体を含み、
 上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とは、上記第1金属層により形成されることを特徴とする半導体装置。
[請求項2]
 上記第1絶縁層と上記第2絶縁層と上記第3絶縁層とは、無機材料によって形成され、
 上記第1平坦化層は、SOG(Spin on Glass,スピンオンガラス)材料によって形成されることを特徴とする請求項1に記載の半導体装置。
[請求項3]
 上記第1トランジスタのソース電極とドレイン電極とは、
 第1絶縁層と第1平坦化層と第2絶縁層と第3絶縁層とに形成されたコンタクトホールを介して、上記第3金属層と電気的に接続されることを特徴とする請求項1または2に記載の半導体装置。
[請求項4]
 上記基板に垂直な方向から見て、
 上記第1絶縁層に形成されたコンタクトホールと、上記第1平坦化層に形成されたコンタクトホールとは、周端が一致しており、
 上記第2絶縁層に形成されたコンタクトホールと、上記第3絶縁層に形成されたコンタクトホールとは、周端が一致しており、
 上記第1絶縁層に形成された上記コンタクトホールは、上記第2絶縁層に形成された上記コンタクトホールよりも開口が大きいことを特徴とする請求項3に記載の半導体装置。
[請求項5]
 上記第2トランジスタにおいて、
 上記第1平坦化層には開口が設けられており、
 上記開口は、上記第1金属層を最大限に露出するように形成されており、
 上記開口において露出した上記第1金属層は、上記第2絶縁層によって覆われており、
 上記開口の一部に、上記第2トランジスタの半導体層と、上記第2金属層とが形成されることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
[請求項6]
 上記第2トランジスタの少なくとも一部は、上記画素回路に設けられた発光素子を駆動する駆動トランジスタであることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
[請求項7]
 上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、
 上記第2絶縁層のコンタクトホールと、
 上記第3絶縁層のコンタクトホールと、をさらに含み、
 上記第3絶縁層のコンタクトホールにおいて、上記第2金属層と上記第2トランジスタの半導体層とが部分的に露出しており、
 上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、
 上記第3金属層は、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続することを特徴とする請求項1から6のいずれか1項に記載の半導体装置。
[請求項8]
 上記第3金属層の上に、第2平坦化層と、第4金属層とを、順に含み、
 上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、
 上記第2絶縁層のコンタクトホールと、
 上記第3絶縁層のコンタクトホールと、
 上記第2平坦化層のコンタクトホールと、をさらに含み、
 上記第2平坦化層のコンタクトホールは、上記第3絶縁層のコンタクトホールよりも開口が大きく、
 上記第3絶縁層のコンタクトホールにおいて、上記第2金属層と上記第2トランジスタの半導体層とが部分的に露出しており、
 上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、
 上記第4金属層は、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続することを特徴とする請求項1から7のいずれか1項に記載の半導体装置。
[請求項9]
 上記第1金属層を露出するように形成された、上記第1平坦化層のコンタクトホールと、
 上記第2絶縁層のコンタクトホールと、
 上記第3絶縁層のコンタクトホールと、をさらに含み、
 上記第3絶縁層のコンタクトホールにおいて、上記第2トランジスタの半導体層が部分的に露出しており、
 上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、
 上記第3金属層は、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層に接しており、かつ、
 上記第3金属層は、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層を覆うことにより、当該第3金属層と当該第1金属層とを電気的に接続することを特徴とする請求項1から8のいずれか1項に記載の半導体装置。
[請求項10]
 上記第2トランジスタは、上記第3金属層により形成される第2ゲート電極をさらに含むことを特徴とする請求項1から9のいずれか1項に記載の半導体装置。
[請求項11]
 上記第2トランジスタの半導体層であって、第1平坦化層の上に位置する半導体層のうち、
 上記第2トランジスタのソース電極の端部とドレイン電極の端部に接するように、当該ソース電極と当該ドレイン電極とに挟まれる半導体層はすべて、上記第3絶縁層を介して上記第2ゲート電極と重畳することを特徴とする請求項10に記載の半導体装置。
[請求項12]
 上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とが共通であり、
 上記第1トランジスタのソース電極は、上記第2トランジスタのソース電極と電気的に接続されており、
 上記第1トランジスタのドレイン電極は、上記第2トランジスタのドレイン電極と電気的に接続されていることを特徴とする請求項1から11のいずれか1項に記載の半導体装置。
[請求項13]
 表示装置の画素回路に設けられる半導体装置の製造方法であって、
 上記半導体装置は、下側から順に、
 基板と、
 第1トランジスタの半導体層と、
 第1絶縁層と、
 第1金属層と、
 第1平坦化層と、
 第2絶縁層と、
 第2トランジスタの半導体層と、
 第2金属層と、
 第3絶縁層と、
 第3金属層と、を含み、
 上記第1トランジスタは、半導体材料として低温ポリシリコンを含み、
 上記第2トランジスタは、半導体材料として酸化物半導体を含み、
 上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とを、上記第1金属層により形成する工程を含むことを特徴とする半導体装置の製造方法。
[請求項14]
 上記第1絶縁層と上記第2絶縁層と上記第3絶縁層とを、無機材料によって形成する工程と、
 上記第1平坦化層を、SOG(Spin on Glass,スピンオンガラス)材料によって形成する工程と、をさらに含むことを特徴とする請求項13に記載の半導体装置の製造方法。
[請求項15]
 第1絶縁層と第1平坦化層と第2絶縁層と第3絶縁層とコンタクトホールを形成する工程と、
 上記コンタクトホールを介して、上記第1トランジスタのソース電極とドレイン電極とを、上記第3金属層と電気的に接続する工程をさらに含むことを特徴とする請求項12または13に記載の半導体装置の製造方法。
[請求項16]
 上記第2トランジスタにおいて、
 上記第1金属層を最大限に露出するように、上記第1平坦化層に開口を形成する工程と、
 上記開口において露出した上記第1金属層を、上記第2絶縁層によって覆う工程と、
 上記開口の一部に、上記第2トランジスタの半導体層と、上記第2金属層とを形成する工程をさらに含むことを特徴とする請求項13から15のいずれか1項に記載の半導体装置の製造方法。
[請求項17]
 上記第1金属層を露出するように、上記第1平坦化層のコンタクトホールを形成する工程と、
 上記第2絶縁層のコンタクトホールを形成する工程と、
 上記第2金属層と上記第2トランジスタの半導体層とを部分的に露出するように、上記第3絶縁層のコンタクトホールを形成する工程と、をさらに含み、
 上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、
 上記第3金属層によって、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続する工程をさらに含むことを特徴とする請求項13から16のいずれか1項に記載の半導体装置の製造方法。
[請求項18]
 上記半導体装置は、上記第3金属層の上に、第2平坦化層と、第4金属層とを、順に含み、
 上記第1金属層を露出するように、上記第1平坦化層のコンタクトホールを形成する工程と、
 上記第2絶縁層のコンタクトホールを形成する工程と、
 上記第2金属層と上記第2トランジスタの半導体層とを部分的に露出するように、上記第3絶縁層のコンタクトホールを形成する工程と、をさらに含み、
 上記第2平坦化層のコンタクトホールは、上記第3絶縁層のコンタクトホールよりも開口が大きく、
 上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、
 上記第3金属層によって、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層と、上記第3絶縁層のコンタクトホールにおいて露出した上記第2金属層とを覆うことにより、当該第1金属層と当該第2金属層とを電気的に接続する工程をさらに含むことを特徴とする請求項13から17のいずれか1項に記載の半導体装置の製造方法。
[請求項19]
 上記第1金属層を露出するように、上記第1平坦化層のコンタクトホールを形成する工程と、
 上記第2絶縁層のコンタクトホールを形成する工程と、
 上記第3絶縁層のコンタクトホールにおいて、上記第2トランジスタの半導体層を部分的に露出するように、上記第3絶縁層のコンタクトホールを形成する工程と、をさらに含み、
 上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層の周端は、上記第2絶縁層の周端と一致し、
 上記第3金属層を、上記第3絶縁層のコンタクトホールにおいて露出した上記第2トランジスタの半導体層に接するように、上記第1平坦化層のコンタクトホールにおいて露出した上記第1金属層を覆うことにより、当該第3金属層と当該第1金属層とを電気的に接続する工程をさらに含むことを特徴とする請求項13から18のいずれか1項に記載の半導体装置の製造方法。
[請求項20]
 上記第2トランジスタにおいて、第2ゲート電極を形成する第3金属層を設ける工程をさらに含むことを特徴とする請求項13から19のいずれか1項に記載の半導体装置の製造方法。
[請求項21]
 上記半導体装置において、上記第1トランジスタのゲート電極と上記第2トランジスタのゲート電極とが共通であり、
 上記第1トランジスタのソース電極を、上記第2トランジスタのソース電極と電気的に接続する工程と、
 上記第1トランジスタのドレイン電極を、上記第2トランジスタのドレイン電極と電気的に接続する工程と、をさらに含むことを特徴とする請求項13から20のいずれか1項に記載の半導体装置の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]