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1. (WO2018168198) 半導体記憶装置
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国際公開番号: WO/2018/168198 国際出願番号: PCT/JP2018/001639
国際公開日: 20.09.2018 国際出願日: 19.01.2018
IPC:
H01L 27/10 (2006.01) ,G11C 5/04 (2006.01) ,H01L 21/3205 (2006.01) ,H01L 21/768 (2006.01) ,H01L 23/522 (2006.01) ,H01L 25/065 (2006.01) ,H01L 25/07 (2006.01) ,H01L 25/18 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
G 物理学
11
情報記憶
C
静的記憶
5
11/00に分類される記憶装置の細部
02
記憶素子の配置,例.マトリックス配列におけるもの
04
記憶素子のための支持体;そのような支持体への記録素子の取付けまたは固定
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
31
半導体本体上への絶縁層の形成,例.マスキング用またはフォトリソグラフィック技術の使用によるもの;これらの層の後処理;これらの層のための材料の選択
3205
絶縁層へ非絶縁層,例.導電層または抵抗層,の付着;これらの層の後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
71
グループ21/70で限定された装置の特定部品の製造
768
装置内の別個の構成部品間に電流を流すため使用する相互接続を適用するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
52
動作中の装置内の1つの構成部品から他の構成部品へ電流を導く装置
522
半導体本体上に分離できないように形成された導電層及び絶縁層の多層構造からなる外部の相互接続を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
065
装置がグループ27/00に分類された型からなるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
07
装置がグループ29/00に分類された型からなるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
18
装置がグループ27/00~51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
出願人:
東芝メモリ株式会社 TOSHIBA MEMORY CORPORATION [JP/JP]; 東京都港区芝浦一丁目1番1号 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1050023, JP
発明者:
小柳 勝 KOYANAGI, Masaru; JP
代理人:
蔵田 昌俊 KURATA, Masatoshi; JP
野河 信久 NOGAWA, Nobuhisa; JP
河野 直樹 KOHNO, Naoki; JP
優先権情報:
2017-04996715.03.2017JP
発明の名称: (EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE À SEMICONDUCTEUR
(JA) 半導体記憶装置
要約:
(EN) Provided is a semiconductor storage device which is able to be produced with less cost. A semiconductor storage device according to one embodiment of the present invention is provided with a first substrate, a first element layer that is provided on the upper surface of the first substrate, a second substrate, and a second element layer that is provided on the upper surface of the second substrate. The first substrate comprises a first via. The first element layer comprises a first pad which is electrically connected to the first via, while being provided on the upper surface of the first element layer; and the second substrate comprises a second via. The second element layer comprises a second pad which is electrically connected to the second via, while being provided on the upper surface of the second element layer. The upper surface of the second element layer is arranged so as to face the upper surface of the first element layer. The first pad and the second pad are arranged symmetrically with respect to the facing surfaces of the first element layer and the second element layers, while being electrically connected to each other.
(FR) L'invention concerne un dispositif de stockage à semiconducteur qui peut être produit à moindre coût. Un dispositif de stockage à semiconducteur selon un mode de réalisation de la présente invention comprend un premier substrat, une première couche d'élément qui est disposée sur la surface supérieure du premier substrat, un second substrat, et une seconde couche d'élément qui est disposée sur la surface supérieure du second substrat. Le premier substrat comprend un premier trou d'interconnexion. La première couche d'élément comprend un premier plot qui est électriquement connecté au premier trou d'interconnexion, tout en étant disposé sur la surface supérieure de la première couche d'élément; et le second substrat comprend un second trou d'interconnexion. La seconde couche d'élément comprend un second plot qui est électriquement connecté au second trou d'interconnexion, tout en étant disposé sur la surface supérieure de la seconde couche d'élément. La surface supérieure de la seconde couche d'élément est agencée de façon à faire face à la surface supérieure de la première couche d'élément. Le premier plot et le second plot sont disposés symétriquement par rapport aux surfaces en vis-à-vis de la première couche d'élément et des secondes couches d'élément, tout en étant électriquement connectés l'un à l'autre.
(JA) 製造コストを低減し得る半導体記憶装置を提供する。 一実施形態の半導体記憶装置は、第1基板と、上記第1基板の上面上に設けられた第1素子層と、第2基板と、上記第2基板の上面上に設けられた第2素子層と、を備える。上記第1基板は、第1ビアを含む。上記第1素子層は、上記第1ビアと電気的に接続され、上記第1素子層の上面上に設けられた第1パッドを含み、上記第2基板は、第2ビアを含む。上記第2素子層は、上記第2ビアと電気的に接続され、上記第2素子層の上面上に設けられた第2パッドを含む。上記第2素子層の上面は、上位第1素子層の上面上に対向して設けられる。上記第1パッド及び上記第2パッドは、上記第1素子層及び上記第2素子層の対向する面に対して対称に設けられ、互いに電気的に接続される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)