(EN) A semiconductor device (100) according to an embodiment of the present invention comprises: a substrate (1); a plurality of TFTs (10) supported by the substrate; and a protective layer (20) covering the plurality of TFTs. Each TFT is a back-channel-etched type TFT that includes a gate electrode (2), a gate insulating layer (3), an oxide semiconductor layer (4), a source electrode (5), and a drain electrode (6). The gate electrode has tapered parts (TP) defined by side surfaces (2s) having a tapered shape. When seen from a direction normal to the substrate surface, the outer edges of the oxide semiconductor layer comprise edges (4e1, 4e2) extending in a direction intersecting a channel width direction (DW) and positioned more inside than the edges of the gate electrode in the channel width direction. The distance from the edges of the oxide semiconductor layer to the inner end of the respective tapered part is at least 1.5µm.
(FR) Un dispositif à semiconducteur (100) selon un mode de réalisation de la présente invention comprend : un substrat (1); une pluralité de TFT (10) supportés par le substrat; et une couche de protection (20) recouvrant la pluralité de TFT. Chaque TFT est un TFT de type gravure de canal arrière qui comprend une électrode de grille (2), une couche d'isolation de grille (3), une couche semiconductrice d'oxyde (4), une électrode de source (5) et une électrode de drain (6). L'électrode de grille a des parties effilées (TP) définies par des surfaces latérales (2s) ayant une forme effilée. Vu dans une direction perpendiculaire à la surface du substrat, les bords extérieurs de la couche semiconductrice d'oxyde comprennent des bords (4e1, 4e2) s'étendant dans une direction croisant une direction de largeur de canal (DW) et positionnés plus à l'intérieur que les bords de l'électrode de grille dans la direction de largeur de canal. La distance entre les bords de la couche semiconductrice d'oxyde et l'extrémité interne de la partie effilée respective est d'au moins 1,5 µm.
(JA) 本発明の実施形態による半導体装置（１００）は、基板（１）と、基板に支持された複数のＴＦＴ（１０）と、複数のＴＦＴを覆う保護層（２０）とを備える。各ＴＦＴは、ゲート電極（２）、ゲート絶縁層（３）、酸化物半導体層（４）、ソース電極（５）およびドレイン電極（６）を有するバックチャネルエッチ型のＴＦＴである。ゲート電極は、テーパ形状を有する側面（２ｓ）によって規定されるテーパ部（ＴＰ）を有する。基板面法線方向から見たとき、酸化物半導体層の外縁は、チャネル幅方向（ＤＷ）に交差する方向に延びるエッジ（４ｅ１、４ｅ２）であって、チャネル幅方向においてゲート電極のエッジよりも内側に位置するエッジを含む。酸化物半導体層のエッジから、テーパ部の内側端までの距離が１．５μｍ以上である。
