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1. (WO2018163696) 半導体装置
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国際公開番号: WO/2018/163696 国際出願番号: PCT/JP2018/004212
国際公開日: 13.09.2018 国際出願日: 07.02.2018
IPC:
H01L 21/8238 (2006.01) ,H01L 21/336 (2006.01) ,H01L 27/088 (2006.01) ,H01L 27/092 (2006.01) ,H01L 29/786 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8238
相補型電界効果トランジスタ,例.CMOS
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
08
1種類の半導体構成部品だけを含むもの
085
電界効果構成部品のみを含むもの
088
構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
08
1種類の半導体構成部品だけを含むもの
085
電界効果構成部品のみを含むもの
088
構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
092
相補型MIS電界効果トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
出願人:
三菱重工業株式会社 MITSUBISHI HEAVY INDUSTRIES, LTD. [JP/JP]; 東京都港区港南二丁目16番5号 16-5, Konan 2-Chome, Minato-ku, Tokyo 1088215, JP
国立研究開発法人宇宙航空研究開発機構 JAPAN AEROSPACE EXPLORATION AGENCY [JP/JP]; 東京都調布市深大寺東町七丁目44番地1 7-44-1, Jindaiji Higashi-machi, Chofu-shi, Tokyo 1828522, JP
発明者:
松浦 大介 MATSUURA Daisuke; JP
成田 貴則 NARITA Takanori; JP
加藤 昌浩 KATO Masahiro; JP
小林 大輔 KOBAYASHI Daisuke; JP
廣瀬 和之 HIROSE Kazuyuki; JP
川崎 治 KAWASAKI Osamu; JP
梯 友哉 KAKEHASHI Yuya; JP
伊藤 大智 ITO Taichi; JP
代理人:
狩野 芳正 KARINO Yoshimasa; JP
優先権情報:
2017-04651410.03.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置
要約:
(EN) An SOI device operation adjusting method provided with: (a) a step of obtaining a drain current-substrate bias voltage characteristic of an NMOS transistor when a source-gate voltage is 0 V; (b) a step of obtaining, from the drain current-substrate bias voltage characteristic, a lowest substrate bias voltage which is a lowest substrate bias voltage when the NMOS transistor turns on; (c) a step of determining an upper limit value of a substrate bias voltage of a PMOS transistor as being the voltage obtained by subtracting a p-n junction built-in potential from the lowest substrate bias voltage; and (d) a step of determining a positive voltage lower than the upper limit value for the substrate bias voltage of the PMOS transistor. The method achieves both a decrease in power consumption and maintenance of radiation resistance in an SOI device.
(FR) La présente invention concerne un procédé de réglage de fonctionnement de dispositif SOI qui comprend : (a) une étape consistant à obtenir une caractéristique de tension de polarisation de substrat de courant de drain d'un transistor NMOS lorsqu'une tension de grille-source est de 0 V ; (b) une étape consistant à obtenir, à partir de la caractéristique de tension de polarisation de substrat de courant de drain, une tension de polarisation de substrat la plus faible qui est une tension de polarisation de substrat la plus faible lorsque le transistor NMOS s'allume ; (c) une étape consistant à déterminer une valeur limite supérieure d'une tension de polarisation de substrat d'un transistor PMOS comme étant la tension obtenue par soustraction d'un potentiel intégré de jonction p-n à partir de la tension de polarisation de substrat la plus faible ; et (d) une étape consistant à déterminer une tension positive inférieure à la valeur limite supérieure pour la tension de polarisation de substrat du transistor PMOS. Le procédé permet à la fois une diminution de la consommation d'énergie et un maintien de la résistance aux rayonnements dans un dispositif SOI.
(JA) SOIデバイスの動作調整方法が、(a)ソース-ゲート間電圧が0Vである場合のNMOSトランジスタのドレイン電流-基板バイアス電圧特性を得るステップと、(b)ドレイン電流-基板バイアス電圧特性から、NMOSトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、(c)PMOSトランジスタの基板バイアス電圧の上限値を、該最低基板バイアス電圧からpn接合のビルトインポテンシャルを減じた電圧として決定するステップと、(d)PMOSトランジスタの基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップとを具備する。SOIデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現する。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)