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1. (WO2018159332) 半導体集積回路
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国際公開番号: WO/2018/159332 国際出願番号: PCT/JP2018/005542
国際公開日: 07.09.2018 国際出願日: 16.02.2018
IPC:
H03K 19/0175 (2006.01) ,H01L 21/822 (2006.01) ,H01L 27/04 (2006.01)
[IPC code unknown for H03K 19/0175][IPC code unknown for H01L 21/822][IPC code unknown for H01L 27/04]
出願人:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
発明者:
飯田 真久 IIDA Masahisa; --
代理人:
特許業務法人前田特許事務所 MAEDA & PARTNERS; 大阪府大阪市北区堂島浜1丁目2番1号 新ダイビル23階 Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
優先権情報:
2017-04062503.03.2017JP
発明の名称: (EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEURS
(JA) 半導体集積回路
要約:
(EN) The present invention is provided with a power supply terminal for receiving a power supply voltage VDDIO, an external terminal (PAD), an output PMOS transistor (P2) connected between the power supply terminal and the external terminal, an auxiliary PMOS transistor (P3) connected between a gate of the output PMOS transistor (P2) and the external terminal, and a bias voltage generation circuit (31) connected to the gate of the auxiliary PMOS transistor (P3). When an off state of the output PMOS transistor (P2) is to be maintained by supplying, to the gate of the output PMOS transistor (P2), the voltage received from outside by the external terminal (PAD), the bias voltage generation circuit (31) supplies a voltage that is lower than the power supply voltage VDDIO to the gate of the auxiliary PMOS transistor (P3).
(FR) La présente invention comporte une borne d'alimentation électrique permettant de recevoir une tension d'alimentation VDDIO, une borne externe (PAD), un transistor PMOS de sortie (P2) connecté entre la borne d'alimentation électrique et la borne externe, un transistor PMOS auxiliaire (P3) connecté entre une grille du transistor PMOS de sortie (P2) et la borne externe, et un circuit de génération de tension de polarisation (31) connecté à la grille du transistor PMOS auxiliaire (P3). Lorsqu'un état d'arrêt du transistor PMOS de sortie (P2) doit être maintenu par fourniture, à la grille du transistor PMOS de sortie (P2), de la tension reçue de l'extérieur par la borne externe (PAD), le circuit de génération de tension de polarisation (31) fournit une tension qui est inférieure à la tension d'alimentation VDDIO à la grille du transistor PMOS auxiliaire (P3). FIG. 1 : BIAS POLARISATION IN ENTRÉE OUT SORTIE
(JA) 電源電圧VDDIOを受ける電源端子と、外部端子(PAD)と、電源端子と外部端子との間に接続された出力PMOSトランジスタ(P2)と、出力PMOSトランジスタ(P2)のゲートと外部端子との間に接続された補助PMOSトランジスタ(P3)と、補助PMOSトランジスタ(P3)のゲートに接続されたバイアス電圧生成回路(31)とを備える。バイアス電圧生成回路(31)は、外部端子(PAD)に外部から受けた電圧を出力PMOSトランジスタ(P2)のゲートへ供給することで出力PMOSトランジスタ(P2)のオフ状態を保持すべきときには、電源電圧VDDIOよりも低い電圧を補助PMOSトランジスタ(P3)のゲートに供給する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)