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1. (WO2018159152) 半導体装置
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国際公開番号: WO/2018/159152 国際出願番号: PCT/JP2018/001799
国際公開日: 07.09.2018 国際出願日: 22.01.2018
IPC:
H01L 23/29 (2006.01) ,H01L 23/31 (2006.01) ,H01L 23/48 (2006.01) ,H01L 25/07 (2006.01) ,H01L 25/18 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
28
封緘,例.封緘層,被覆
29
材料に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
28
封緘,例.封緘層,被覆
31
配列に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
48
動作中の固体本体からまたは固体本体へ電流を導く装置,例.リードまたは端子装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
07
装置がグループ29/00に分類された型からなるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
18
装置がグループ27/00~51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
▲高▼畠 麻緒 TAKABATAKE, Mao; JP
釣本 崇夫 TSURIMOTO, Takao; JP
林田 幸昌 HAYASHIDA, Yukimasa; JP
塩田 裕基 SHIOTA, Hiroki; JP
田尻 邦彦 TAJIRI, Kunihiko; JP
代理人:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島三丁目2番4号 中之島フェスティバルタワー・ウエスト Nakanoshima Festival Tower West, 2-4, Nakanoshima 3-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
優先権情報:
2017-04004003.03.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
要約:
(EN) Provided is a semiconductor device which can suppress the generation of a partial discharge even when partial peel-off occurs in peripheral members of a high-voltage electrode. This semiconductor device (1) is provided with: an insulating substrate (4) having an insulating property; a first member (3) provided on one surface of the insulating substrate (4); a semiconductor chip (2) disposed on a reverse-side surface of the first member (3), the reverse-side surface facing the insulating substrate (4); a second member (5) provided on the other surface of the insulating substrate (4); a first coating layer (11) that covers the outer peripheral end section of the first member (3); a second coating layer (12) that covers a region extending from the reverse-side surface of the first member (3) to the surface of the first coating layer (11) and the one surface of the insulating substrate (4); and a sealing member (7) that seals the insulating substrate (4), the first member (3), the semiconductor chip (2), the second member (5), the first coating layer (11), and the second coating layer (12). The dielectric constant of the first coating layer (11) is higher than that of the second coating layer (12). The adhesive force between the first coating layer (11) and the second coating layer (12) is higher than that between the first coating layer (11) and the first member (3).
(FR) L'invention concerne un dispositif semi-conducteur qui peut supprimer la production d'une décharge partielle même lorsqu'un décollement partiel se produit dans des éléments périphériques d'une électrode haute tension. Ce dispositif semi-conducteur (1) comprend : un substrat isolant (4) ayant une propriété isolante ; un premier élément (3) disposé sur une surface du substrat isolant (4) ; une puce semi-conductrice (2) disposée sur une surface de côté envers du premier élément (3), la surface de côté envers faisant face au substrat isolant (4) ; un deuxième élément (5) disposé sur l'autre surface du substrat isolant (4) ; une première couche de revêtement (11) qui recouvre la section d'extrémité périphérique extérieure du premier élément (3) ; une deuxième couche de revêtement (12) qui recouvre une région s'étendant de la surface de côté envers du premier élément (3) à la surface de la première couche de revêtement (11) et à la surface du substrat isolant (4) ; et un élément d'étanchéité (7) qui scelle le substrat isolant (4), le premier élément (3), la puce semi-conductrice (2), le deuxième élément (5), la première couche de revêtement (11) et la deuxième couche de revêtement (12). La constante diélectrique de la première couche de revêtement (11) est supérieure à celle de la deuxième couche de revêtement (12). La force adhésive entre la première couche de revêtement (11) et la deuxième couche de revêtement (12) est supérieure à celle entre la première couche de revêtement (11) et le premier élément (3).
(JA) 高電圧電極の周辺の部材に一部剥離が生じても部分放電の発生を抑制することができる半導体装置を提供する。半導体装置(1)は、絶縁性を有する絶縁基板(4)と、絶縁基板(4)の一方の表面に設けられた第1部材(3)と、第1部材(3)の絶縁基板(4)と対向する表面とは反対側の表面に配置された半導体チップ(2)と、絶縁基板(4)の他方の表面に設けられた第2部材(5)と、第1部材(3)の外周端部を覆う第1コーティング層(11)と、第1部材(3)の反対側の表面から第1コーティング層(11)の表面および絶縁基板(4)の一方の表面まで覆う第2コーティング層(12)と、絶縁基板(4)、第1部材(3)、半導体チップ(2)、第2部材(5)、第1コーティング層(11)および第2コーティング層(12)を封止する封止材(7)とを備える。第1コーティング層(11)の誘電率は、第2コーティング層(12)の誘電率よりも高い。第1コーティング層(11)と第2コーティング層(12)との間の接着力が、第1コーティング層(11)と第1部材(3)との間の接着力よりも高い。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)