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1. (WO2018155711) トレンチMOS型ショットキーダイオード
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国際公開番号: WO/2018/155711 国際出願番号: PCT/JP2018/007274
国際公開日: 30.08.2018 国際出願日: 27.02.2018
IPC:
H01L 29/872 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/20 (2006.01) ,H01L 29/47 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
872
ショットキーダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
06
半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
12
構成材料に特徴のあるもの
20
ドーピング材料または他の不純物は別にして,A↓I↓I↓IB↓V化合物のみを含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
43
構成材料に特徴のあるもの
47
ショットキー障壁電極
出願人:
株式会社タムラ製作所 TAMURA CORPORATION [JP/JP]; 東京都練馬区東大泉1丁目19番43号 1-19-43, Higashi-Oizumi, Nerima-ku, Tokyo 1788511, JP
国立研究開発法人情報通信研究機構 NATIONAL INSTITUTE OF INFORMATION AND COMMUNICATIONS TECHNOLOGY [JP/JP]; 東京都小金井市貫井北町4-2-1 4-2-1, Nukui-Kitamachi, Koganei-shi, Tokyo 1848795, JP
株式会社ノベルクリスタルテクノロジー NOVEL CRYSTAL TECHNOLOGY, INC. [JP/JP]; 埼玉県狭山市広瀬台二丁目3番1号 2-3-1, Hirosedai, Sayama-shi, Saitama 3501328, JP
発明者:
佐々木 公平 SASAKI, Kohei; JP
東脇 正高 HIGASHIWAKI, Masataka; JP
代理人:
特許業務法人平田国際特許事務所 HIRATA & PARTNERS; 東京都千代田区二番町4番地3 二番町カシュービル6階 6th Floor, Niban-cho Cashew Building, 4-3, Niban-cho, Chiyoda-ku, Tokyo 1020084, JP
優先権情報:
2017-03483527.02.2017JP
発明の名称: (EN) TRENCH MOS SCHOTTKY DIODE
(FR) DIODE SCHOTTKY MOS À TRANCHÉE
(JA) トレンチMOS型ショットキーダイオード
要約:
(EN) One embodiment of the present invention provides a trench MOS Schottky diode 1 which is provided with: a first semiconductor layer 10 which is formed from a Ga2O3 single crystal; a second semiconductor layer 11 which is laminated on the first semiconductor layer 10 and has a trench 12 that opens to a surface 17, while being formed from a Ga2O3 single crystal; an anode electrode 13 which is formed on the surface 17; a cathode electrode 14 which is formed on a surface of the first semiconductor layer 10, said surface being on the reverse side of the second semiconductor layer 11-side surface; an insulating film 15 which covers the inner surface of the trench 12 of the second semiconductor layer 11; and a trench MOS gate 16 which is buried within the trench 12 of the second semiconductor layer 11 so as to be covered by the insulating film 15, while being in contact with the anode electrode 13. The second semiconductor layer 11 is configured from: a lower layer 11b which is on the first semiconductor layer side; and an upper layer 11a which is on the anode electrode 13 side, while having a higher donor concentration than the lower layer 11b.
(FR) La présente invention concerne, selon un mode de réalisation, une diode Schottky MOS à tranchée (1) qui comporte : une première couche à semi-conducteurs (10) qui est formée à partir d'un monocristal de Ga2O3; une seconde couche à semi-conducteurs (11) qui est stratifiée sur la première couche à semi-conducteurs (10) et a une tranchée (12) qui s'ouvre sur une surface (17), tout en étant formée à partir d'un monocristal de Ga2O3; une électrode d'anode (13) qui est formée sur la surface (17); une électrode de cathode (14) qui est formée sur une surface de la première couche à semi-conducteurs (10), ladite surface étant sur le côté opposé de la surface du côté seconde couche à semi-conducteurs (11); un film isolant (15) qui recouvre la surface interne de la tranchée (12) de la seconde couche à semi-conducteurs (11); et une grille MOS à tranchée (16) qui est enterrée à l'intérieur de la tranchée (12) de la seconde couche à semi-conducteurs (11) de manière à être recouverte par le film isolant (15), tout en étant en contact avec l'électrode d'anode (13). La seconde couche à semi-conducteurs (11) est conçue à partir : d'une couche inférieure (11b) qui se trouve sur le côté première couche à semi-conducteurs; et d'une couche supérieure (11a) qui se trouve sur le côté électrode d'anode (13), tout en ayant une concentration en donneurs supérieure à celle de la couche inférieure (11b).
(JA) 一実施の形態として、Ga系単結晶からなる第1の半導体層10と、第1の半導体層10に積層される層であって、面17に開口するトレンチ12を有する、Ga系単結晶からなる第2の半導体層11と、面17上に形成されたアノード電極13と、第1の半導体層10の第2の半導体層11と反対側の面上に形成されたカソード電極14と、第2の半導体層11のトレンチ12の内面を覆う絶縁膜15と、第2の半導体層11のトレンチ12内に絶縁膜15に覆われるように埋め込まれ、アノード電極13に接触するトレンチMOSゲート16と、を有し、第2の半導体層11が、第1の半導体層側の下層11bと、下層11bよりも高いドナー濃度を有する、アノード電極13側の上層11aとから構成される、トレンチMOS型ショットキーダイオード1を提供する。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)