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1. (WO2018154648) デジタル演算処理回路
国際事務局に記録されている最新の書誌情報    第三者情報を提供

国際公開番号: WO/2018/154648 国際出願番号: PCT/JP2017/006547
国際公開日: 30.08.2018 国際出願日: 22.02.2017
IPC:
G06F 7/523 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
7
取扱うデータの順序または内容を操作してデータを処理するための方法または装置
38
位取り記数法を用いて計算を行なうための方法または装置,例.2進,3進,10進法を用いるもの
48
無接点素子,例.真空管,固体素子,を用いるもの;素子を特定しないで用いるもの
52
乗算;除算
523
乗算のみ
出願人: MITSUBISHI ELECTRIC CORPORATION[JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者: TAKAYAMA, Naohisa; JP
WADA, Osamu; JP
TAJIMA, Kenichi; JP
代理人: TAZAWA, Hideaki; JP
HAMADA, Hatsune; JP
NAKASHIMA, Nari; JP
SAKAMOTO, Tatsuya; JP
TSUJIOKA, Masaaki; JP
INOUE, Kazuma; JP
優先権情報:
発明の名称: (EN) DIGITAL CALCULATION PROCESSING CIRCUIT
(FR) CIRCUIT DE TRAITEMENT DE CALCUL NUMÉRIQUE
(JA) デジタル演算処理回路
要約:
(EN) According to the present invention, a determination unit (3) determines whether data input to a first calculation unit (5) and a second calculation unit (6) is a positive specific value or larger or a negative specific value or smaller. In such a case, the calculation is performed by the first calculation unit (5). The first calculation unit (5) is provided with: a data shifter (501) which bit-shifts the input data to a lower side by a set bit, and reduces a bit width by the bit-shift; a multiplier (502) which multiplies data that has been data-shifted by each other; a cumulative addition unit (505) which cumulatively adds the multiplied result data; a data reverse-shifter (506) which bit-shifts output data from the cumulative addition unit (505) to an upper side by the amount bit-shifted to the lower side, and increases the bit width by the bit-shift.
(FR) Selon la présente invention, une unité de détermination (3) détermine si des données entrées dans une première unité de calcul (5) et une seconde unité de calcul (6) représentent une valeur spécifique positive ou supérieure ou une valeur spécifique négative ou inférieure. Dans un tel cas, le calcul est effectué par la première unité de calcul (5). La première unité de calcul (5) comporte : un dispositif de décalage de données (501) qui décale par bit les données d'entrée vers un côté inférieur par un bit défini, et réduit une largeur de bit par le décalage de bit ; un multiplicateur (502) qui multiplie les données qui ont été décalées les unes par les autres ; une unité d'addition cumulative (505) qui ajoute de manière cumulative les données de résultat multipliées ; un dispositif de décalage inverse de données (506) qui décale les données de sortie de l'unité d'addition cumulative (505) à un côté supérieur par la quantité décalée de bit vers le côté inférieur, et augmente la largeur de bit par le décalage de bit.
(JA) 判別部(3)は、第1の演算部(5)及び第2の演算部(6)に入力されるデータが正の特定の値以上または負の特定の値以下であるかを判定する。そうであった場合は第1の演算部(5)による演算を行う。第1の演算部(5)は、入力データを設定ビット分下位側にビットシフトし、ビットシフト分ビット幅を減少させるデータシフタ(501)と、データシフトしたデータ同士を乗算する乗算器(502)と、乗算結果のデータを累積加算する累積加算部(505)と、累積加算部(505)の出力データを下位側にビットシフトした分だけ上位側にビットシフトし、ビット幅をビットシフト分増加させるデータ逆シフタ(506)を備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)