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1. (WO2018139196) プロセッサ、情報処理装置及びプロセッサの動作方法
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国際公開番号: WO/2018/139196 国際出願番号: PCT/JP2018/000279
国際公開日: 02.08.2018 国際出願日: 10.01.2018
IPC:
G06F 17/10 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
17
特定の機能に特に適合したデジタル計算またはデータ処理の装置または方法
10
複合した数学演算
出願人:
富士通株式会社 FUJITSU LIMITED [JP/JP]; 神奈川県川崎市中原区上小田中4丁目1番1号 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP
発明者:
依田 勝洋 YODA, Katsuhiro; JP
伴野 充 TOMONO, Mitsuru; JP
野津 隆弘 NOTSU, Takahiro; JP
伊藤 真紀子 ITO, Makiko; JP
代理人:
向山 直樹 MUKOUYAMA Naoki; JP
優先権情報:
2017-01339627.01.2017JP
発明の名称: (EN) PROCESSOR, INFORMATION PROCESSING DEVICE, AND PROCESSOR OPERATION METHOD
(FR) PROCESSEUR, DISPOSITIF DE TRAITEMENT D'INFORMATIONS ET PROCÉDÉ DE FONCTIONNEMENT DE PROCESSEUR
(JA) プロセッサ、情報処理装置及びプロセッサの動作方法
要約:
(EN) Provided is a processor that comprises a plurality of processor cores and internal memory accessed from the plurality of processor cores and in which a computing unit included in one of the plurality of processor cores comprises: a normal addition circuit comprising a plurality of first registers provided to a first stage, a first adder for adding a plurality of pieces of output from the plurality of first registers, and a second register that is provided to a second stage and that latches the output of the first adder; an overtaking addition circuit comprising a second adder for adding a plurality of pieces of output from the plurality of first registers; and a combination circuit provided to a third stage and comprising a third adder for adding the output of the normal addition circuit and the output of the overtaking addition circuit and a third register that latches the output of the third adder. The first adder and the second adder comprise adder circuits into which pieces of output selected exclusively from each other from among the plurality of pieces of output from the plurality of first registers are input.
(FR) L'invention concerne un processeur qui comprend une pluralité de cœurs de processeur et une mémoire interne à laquelle accèdent la pluralité de cœurs de processeur, et dans lequel une unité de calcul incluse dans l'un de la pluralité de cœurs de processeur comprend : un circuit d'addition normale comprenant une pluralité de premiers registres disposés dans un premier étage, un premier additionneur pour additionner une pluralité d'éléments de sortie provenant de la pluralité de premiers registres, et un deuxième registre qui est disposé dans un deuxième étage et qui verrouille la sortie du premier additionneur; un circuit d'addition à dépassement comprenant un deuxième additionneur pour additionner une pluralité d'éléments de sortie provenant de la pluralité de premiers registres; et un circuit de combinaison disposé dans un troisième étage et comprenant un troisième additionneur pour additionner la sortie du circuit d'addition normale et la sortie du circuit d'addition à dépassement et un troisième registre qui verrouille la sortie du troisième additionneur. Le premier additionneur et le deuxième additionneur comprennent des circuits additionneurs dans lesquels sont introduits des éléments de sortie sélectionnés d'une manière exclusive les uns par rapport aux autres parmi la pluralité d'éléments de sortie provenant de la pluralité de premiers registres.
(JA) 複数のプロセッサコアと、複数のプロセッサコアからアクセスされる内部メモリとを有し、複数のプロセッサコアのいずれかが有する演算器は、第1ステージに設けられた複数の第1のレジスタと、複数の第1のレジスタの複数の出力を加算する第1の加算器と、第2ステージに設けられ前記第1の加算器の出力をラッチする第2のレジスタとを有する通常加算回路と、複数の第1のレジスタの複数の出力を加算する第2の加算器を有する追越し加算回路と、前記通常加算回路の出力と前記追越し加算回路の出力とを加算する第3の加算器と、第3ステージに設けられ前記第3の加算器の出力をラッチする第3のレジスタとを有する合成回路とを有し、第1の加算器と第2の加算器は、複数の第1のレジスタの複数の出力を互いに排他的に選択して入力する、加算回路を有する、プロセッサ。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)