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1. (WO2018138902) パワー半導体装置の製造方法およびパワー半導体装置
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国際公開番号: WO/2018/138902 国際出願番号: PCT/JP2017/003137
国際公開日: 02.08.2018 国際出願日: 30.01.2017
IPC:
H01L 25/07 (2006.01) ,B23K 1/00 (2006.01) ,H01L 21/60 (2006.01) ,H01L 25/18 (2006.01) ,H05K 3/34 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
07
装置がグループ29/00に分類された型からなるもの
B 処理操作;運輸
23
工作機械;他に分類されない金属加工
K
ハンダ付またはハンダ離脱;溶接;ハンダ付または溶接によるクラッドまたは被せ金;局部加熱による切断,例.火炎切断:レーザービームによる加工
1
ハンダ付,例.ロー付,またはハンダ離脱
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50
サブグループ21/06~21/326の一つに分類されない方法または装置を用いる半導体装置の組立
60
動作中の装置にまたは装置から電流を流すためのリードまたは他の導電部材の取り付け
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
18
装置がグループ27/00~51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
H 電気
05
他に分類されない電気技術
K
印刷回路;電気装置の箱体または構造的細部,電気部品の組立体の製造
3
印刷回路を製造するための装置または方法
30
電気部品,例.抵抗器,を印刷回路に取り付けること
32
印刷回路に対する電気部品または電線の電気的接続
34
ハンダ付けによるもの
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
境 紀和 SAKAI, Norikazu; JP
吉田 博 YOSHIDA, Hiroshi; JP
石橋 秀俊 ISHIBASHI, Hidetoshi; JP
浅地 伸洋 ASAJI, Nobuhiro; JP
代理人:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島三丁目2番4号 中之島フェスティバルタワー・ウエスト Nakanoshima Festival Tower West, 2-4, Nakanoshima 3-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
優先権情報:
発明の名称: (EN) METHOD FOR MANUFACTURING POWER SEMICONDUCTOR DEVICE, AND POWER SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR DE PUISSANCE ET DISPOSITIF À SEMI-CONDUCTEUR DE PUISSANCE
(JA) パワー半導体装置の製造方法およびパワー半導体装置
要約:
(EN) A metal mask (51) is disposed with respect to a copper base plate (3). Patterns of a solder paste (15) are respectively formed on copper plates (5b, 5c, 5d) of the copper base plate (3) by filling a plurality of openings (53) of the metal mask (51) with the solder paste (15). Semiconductor elements (9, 11) and a conductive component (13) are placed on the patterns of the solder paste (15). A metal mask (55) is disposed with respect to the copper base plate (3). Then, patterns of a solder paste (17), said patterns covering the semiconductor elements (9, 11) and the conductive component (13), are formed by filling a plurality of openings (57) of the metal mask (55) with the solder paste (17). A large-capacity relay substrate (21) is disposed such that the large-capacity relay substrate is in contact with the corresponding patterns of the solder paste (17). A power semiconductor device (1) is completed by performing heat treatment under the temperature condition of 200°C or higher.
(FR) Selon l'invention, un masque métallique (51) est disposé par rapport à une plaque de base en cuivre (3). Des motifs d'une pâte à braser (15) sont respectivement formés sur des plaques de cuivre (5b, 5c, 5d) de la plaque de base en cuivre (3) par remplissage d'une pluralité d'ouvertures (53) du masque métallique (51) à l'aide de la pâte à braser (15). Des éléments semi-conducteurs (9, 11) et un composant conducteur (13) sont placés sur les motifs de la pâte à braser (15). Un masque métallique (55) est disposé par rapport à la plaque de base en cuivre (3). Ensuite, des motifs d'une pâte à braser (17) qui recouvrent les éléments semi-conducteurs (9, 11) et le composant conducteur (13) sont formés par remplissage d'une pluralité d'ouvertures (57) du masque métallique (55) à l'aide de la pâte à braser (17). Un substrat de relais grande capacité (21) est disposé de façon à être en contact avec les motifs correspondants de la pâte à braser (17). Un dispositif à semi-conducteur de puissance (1) est achevé par réalisation d'un traitement thermique dans des conditions de température supérieure ou égale à 200 °C.
(JA) 銅ベース板(3)に対してメタルマスク(51)が配置される。メタルマスク(51)の複数の開口部(53)に、はんだペースト(15)を充填することによって、銅ベース板(3)の銅板(5b、5c、5d)のそれぞれに、はんだペースト(15)のパターンが形成される。はんだペースト(15)のパターンに、半導体素子(9、11)および導電部品(13)が載置される。銅ベース板(3)に対してメタルマスク(55)が配置される。次に、メタルマスク(55)の複数の開口部(57)に、はんだペースト(17)を充填することによって、半導体素子(9、11)および導電部品(13)のそれぞれを覆うはんだペースト(17)のパターンが形成される。対応するはんだペースト(17)のパターンに接触するように、大容量中継基板(21)が配置される。200℃以上の温度条件のもとで熱処理を行うことによって、パワー半導体装置(1)が完成する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)