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1. (WO2018131473) 半導体装置
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国際公開番号: WO/2018/131473 国際出願番号: PCT/JP2017/046731
国際公開日: 19.07.2018 国際出願日: 26.12.2017
IPC:
H01L 25/07 (2006.01) ,H01L 23/48 (2006.01) ,H01L 25/18 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
03
すべての装置がグループ27/00~51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04
個別の容器を持たない装置
07
装置がグループ29/00に分類された型からなるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
48
動作中の固体本体からまたは固体本体へ電流を導く装置,例.リードまたは端子装置
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
25
複数の個々の半導体または他の固体装置からなる組立体
18
装置がグループ27/00~51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
村松 佑哉 MURAMATSU, Yuya; JP
別芝 範之 BESSHI, Noriyuki; JP
石井 隆一 ISHII, Ryuichi; JP
代理人:
曾我 道治 SOGA, Michiharu; JP
梶並 順 KAJINAMI, Jun; JP
上田 俊一 UEDA, Shunichi; JP
優先権情報:
2017-00505616.01.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMICONDUCTEUR
(JA) 半導体装置
要約:
(EN) This semiconductor device 1 is provided with: a ceramic substrate 21 which has conductor layers 23, 24 on both surfaces; a semiconductor element 11 which is bonded onto the upper conductor layer 23 of the ceramic substrate 21; a frame member 61 which is arranged on the upper conductor layer 23 so as to surround the lateral surface of the semiconductor element 11; and an electrode 41 which is bonded on top of the semiconductor element 11 by means of a second bonding layer 32, while being provided with a fitting part 42 in the lateral surface. The inner wall of the frame member 61 is provided with: a fitting part 62 that fits with the fitting part 42 of the electrode 41; and four positioning parts 63 that extend from the inner wall of the frame member 61 to the lateral surface of the electrode 41.
(FR) L'invention concerne un dispositif à semiconducteur comprenant : un substrat en céramique 21 qui comporte des couches conductrices 23, 24 sur les deux surfaces; un élément semiconducteur 11 qui est lié sur la couche conductrice supérieure 23 du substrat en céramique 21; un élément de cadre 61 qui est disposé sur la couche conductrice supérieure 23 de manière à entourer la surface latérale de l'élément semiconducteur 11; et une électrode 41 qui est liée au sommet de l'élément semiconducteur 11 au moyen d'une seconde couche de liaison 32, tout en comprenant une partie d'ajustement 42 dans la surface latérale. La paroi interne de l'élément de cadre 61 comprend : une partie d'ajustement 62 qui s'ajuste avec la partie d'ajustement 42 de l'électrode 41; et quatre parties de positionnement 63 qui s'étendent à partir de la paroi interne de l'élément de cadre 61 jusqu'à la surface latérale de l'électrode 41.
(JA) 半導体装置1は、両面に導体層23,24を有するセラミック基板21と、セラミック基板21の上面導体層23上に接合される半導体素子11と、上面導体層23上に半導体素子11の側面を囲むように配置される枠部材61と、半導体素子11の上部に第2の固着層32によって接合されると共に側面に嵌合部42が形成される電極41とを備えている。枠部材61の内壁には、電極41の嵌合部42に嵌合する嵌合部62と、当該枠部材61の内壁から電極41の側面まで延びる4つの位置決め部63とが形成される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)