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1. (WO2018131144) 半導体装置及びその製造方法
国際事務局に記録されている最新の書誌情報

国際公開番号: WO/2018/131144 国際出願番号: PCT/JP2017/001079
国際公開日: 19.07.2018 国際出願日: 13.01.2017
IPC:
H01L 21/288 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
28
21/20~21/268に分類されない方法または装置を用いる半導体本体上への電極の製造
283
電極用の導電または絶縁材料の析出
288
液体からの析出,例.電解液からの析出
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
中田 洋輔 NAKATA, Yosuke; JP
赤尾 真哉 AKAO, Shinya; JP
原田 健司 HARADA, Kenji; JP
代理人:
高田 守 TAKADA, Mamoru; JP
高橋 英樹 TAKAHASHI, Hideki; JP
優先権情報:
発明の名称: (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約:
(EN) A semiconductor substrate (1) has a front surface, and a rear surface on the reverse side of the front surface. Gate wiring (2) and first and second front surface electrodes (3, 4) are formed on the front surface of the semiconductor substrate (1). The first and second front surface electrodes (3, 4) are separated from each other by means of the gate wiring (2). An insulating film (7) is covering the gate wiring (2). Over the gate wiring (2), an electrode layer (8) is formed on the insulating film (7) and the first and second front surface electrodes (3, 4). A rear surface electrode (9) is formed on the rear surface of the semiconductor substrate (1). A first plated electrode (10) is formed on the electrode layer (8). A second plated electrode (11) is formed on the rear surface electrode (9).
(FR) Un substrat semi-conducteur (1) a une surface avant, et une surface arrière sur le côté arrière de la surface avant. Un câblage de grille (2) et des première et seconde électrodes de surface avant (3, 4) sont formés sur la surface avant du substrat semi-conducteur (1). Les première et seconde électrodes de surface avant (3, 4) sont séparées l'une de l'autre au moyen du câblage de grille (2). Un film isolant (7) recouvre le câblage de grille (2). Sur le câblage de grille (2), une couche d'électrode (8) est formée sur le film isolant (7) et les première et seconde électrodes de surface avant (3, 4). Une électrode de surface arrière (9) est formée sur la surface arrière du substrat semi-conducteur (1). Une première électrode plaquée (10) est formée sur la couche d'électrode (8). Une seconde électrode plaquée (11) est formée sur l'électrode de surface arrière (9).
(JA) 半導体基板(1)は互いに対向する表面及び裏面を持つ。ゲート配線(2)及び第1及び第2の表面電極(3,4)が半導体基板(1)の表面に形成されている。第1及び第2の表面電極(3,4)はゲート配線(2)により互いに分割されている。絶縁膜(7)がゲート配線(2)を覆っている。電極層(8)がゲート配線(2)を跨いで絶縁膜(7)及び第1及び第2の表面電極(3,4)の上に形成されている。裏面電極(9)が半導体基板(1)の裏面に形成されている。第1のめっき電極(10)が電極層(8)の上に形成されている。第2のめっき電極(11)が裏面電極(9)の上に形成されている。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)