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1. (WO2018125623) NEURAL NETWORK PROCESSOR
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国際公開番号: WO/2018/125623 国際出願番号: PCT/US2017/066912
国際公開日: 05.07.2018 国際出願日: 18.12.2017
IPC:
G06N 3/063 (2006.01) ,G06F 1/32 (2006.01) ,G06F 7/544 (2006.01)
G 物理学
06
計算;計数
N
特定の計算モデルに基づくコンピュータ・システム
3
生物学的モデルに基づくコンピュータ・システム
02
ニューラル・ネットワーク・モデルを用いるもの
06
物理的な実現,すなわち,ニューラル・ネットワーク,ニューロン,ニューロン構成要素のハードウェア実装
063
電子的手段を用いるもの
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
1
グループ3/00~13/00および21/00に包含されないデータ処理装置の細部
26
電力供給手段,例.電源の安定化
32
電力節約のための手段
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
7
取扱うデータの順序または内容を操作してデータを処理するための方法または装置
38
位取り記数法を用いて計算を行なうための方法または装置,例.2進,3進,10進法を用いるもの
48
無接点素子,例.真空管,固体素子,を用いるもの;素子を特定しないで用いるもの
544
計算によって関数の値を求めるためのもの
出願人:
MICROSOFT TECHNOLOGY LICENSING, LLC [US/US]; One Microsoft Way Redmond, Washington 98052-6399, US
発明者:
NARAYAN, Shankar S.; US
HARADEN, Ryan S.; US
代理人:
MINHAS, Sandip S.; US
CHEN, Wei-Chen Nicholas; US
DRAKOS, Katherine J.; US
HINOJOSA, Brianna L.; US
HOLMES, Danielle J.; US
SWAIN, Cassandra T.; US
WONG, Thomas S.; US
CHOI, Daniel; US
HWANG, William C.; US
WIGHT, Stephen A.; US
CHATTERJEE, Aaron C.; US
優先権情報:
15/674,93611.08.2017US
62/440,65530.12.2016US
発明の名称: (EN) NEURAL NETWORK PROCESSOR
(FR) PROCESSEUR DE RÉSEAU NEURONAL
要約:
(EN) Each processor of the SIMD array performs the computations for a respective neuron of a neural network. As part of this computation, each processor of the SIMD array multiplies an input to a weight and accumulates the result for its assigned neuron each (MAC) instruction cycle. A table in a first memory is used to store which input is fed to each processor of the SIMD array. A crossbar is used to route a specific input to each processor each MAC cycle. A second memory is used to provide the appropriate weight to each processor that corresponds the input being routed to that processor.
(FR) Chaque processeur du réseau SIMD selon l'invention effectue les calculs pour un neurone respectif d'un réseau neuronal. En tant que partie de ce calcul, chaque processeur du réseau SIMD multiplie une entrée à un poids et accumule le résultat pour chaque cycle d'instruction du neurone qui lui est attribué (MAC). Une table dans une première mémoire est utilisée pour stocker l'entrée qui est fournie à chaque processeur du réseau SIMD. Une barre transversale est utilisée pour acheminer une entrée spécifique vers chaque processeur pour chaque cycle MAC. Une seconde mémoire est utilisée pour fournir le poids approprié à chaque processeur qui correspond à l'entrée qui est acheminée vers ce processeur.
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 英語 (EN)
国際出願言語: 英語 (EN)