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1. (WO2018116347) PLL回路

Pub. No.:    WO/2018/116347    International Application No.:    PCT/JP2016/087780
Publication Date: Fri Jun 29 01:59:59 CEST 2018 International Filing Date: Tue Dec 20 00:59:59 CET 2016
IPC: H03C 3/00
H03L 7/089
H03L 7/093
H03L 7/197
Applicants: MITSUBISHI ELECTRIC CORPORATION
三菱電機株式会社
Inventors: TSUTSUMI, Koji
堤 恒次
YANAGIHARA, Yuki
柳原 裕貴
SHIMOZAWA, Mitsuhiro
下沢 充弘
Title: PLL回路
Abstract:
第一の周波数アキュムレータ(7a)は、可変分周器(3)の出力信号をクロックとして動作する。第二の周波数アキュムレータ(7b)は、基準信号源(1)からの基準信号をクロックとして動作する。比較演算回路(11)は、第一の周波数アキュムレータ(7a)と第二の周波数アキュムレータ(7b)の出力値を比較し比較結果が設定値以内となるパラメータを計算する。デジタルアナログ変換器(9)は、比較演算回路(11)から出力されるパラメータに従いループフィルタ(6)の出力に加算する信号を出力する。