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1. (WO2018101275) ニューラルネットワーク回路装置、ニューラルネットワーク、ニューラルネットワーク処理方法およびニューラルネットワークの実行プログラム
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国際公開番号: WO/2018/101275 国際出願番号: PCT/JP2017/042670
国際公開日: 07.06.2018 国際出願日: 28.11.2017
IPC:
G06N 3/063 (2006.01)
G 物理学
06
計算;計数
N
特定の計算モデルに基づくコンピュータ・システム
3
生物学的モデルに基づくコンピュータ・システム
02
ニューラル・ネットワーク・モデルを用いるもの
06
物理的な実現,すなわち,ニューラル・ネットワーク,ニューロン,ニューロン構成要素のハードウェア実装
063
電子的手段を用いるもの
出願人:
国立大学法人東京工業大学 TOKYO INSTITUTE OF TECHNOLOGY [JP/JP]; 東京都目黒区大岡山2-12-1 2-12-1, Ookayama, Meguro-ku, Tokyo 1528550, JP
発明者:
中原 啓貴 NAKAHARA Hiroki; JP
米川 晴義 YONEKAWA Haruyoshi; JP
代理人:
特許業務法人磯野国際特許商標事務所 ISONO INTERNATIONAL PATENT OFFICE, P.C.; 東京都港区虎ノ門一丁目1番18号 ヒューリック虎ノ門ビル Hulic Toranomon Building, 1-18, Toranomon 1-chome, Minato-ku, Tokyo 1050001, JP
優先権情報:
2016-23538302.12.2016JP
発明の名称: (EN) NEURAL NETWORK CIRCUIT DEVICE, NEURAL NETWORK, NEURAL NETWORK PROCESSING METHOD, AND NEURAL NETWORK EXECUTION PROGRAM
(FR) DISPOSITIF DE CIRCUIT DE RÉSEAU NEURONAL, RÉSEAU NEURONAL, PROCÉDÉ DE TRAITEMENT DE RÉSEAU NEURONAL ET PROGRAMME D'EXÉCUTION DE RÉSEAU NEURONAL
(JA) ニューラルネットワーク回路装置、ニューラルネットワーク、ニューラルネットワーク処理方法およびニューラルネットワークの実行プログラム
要約:
(EN) [Problem] To provide a neural network circuit device that does not require a batch normalization circuit, a neural network, a neural network processing method, and a neural network execution program. [Solution] A binary neural network circuit (100) is provided with an input node for inputting input values x1-xn (xi) (binary) and an input unit (101) for inputting weights w1-wn (wi), an XNOR gate circuit (102) for receiving the input values x1-xn and weights w1-wn and taking the XNOR logic thereof, a multibit bias W' input unit (110) for inputting a multibit bias W', a summing circuit (103) for taking the sum total of each XNOR logic value and the multibit bias W', and an activation circuit (120) for outputting only a sign bit for a signal Y derived by summation.
(FR) Le problème décrit par la présente invention est de fournir un dispositif de circuit de réseau neuronal qui ne nécessite pas de circuit de normalisation de lot, un réseau neuronal, un procédé de traitement de réseau neuronal et un programme d'exécution de réseau neuronal. La Solution selon l'invention porte sur un circuit de réseau neuronal binaire (100) qui est pourvu d'un nœud d'entrée pour entrer des valeurs d'entrée x1-xn (xi) (binaire) et d'une unité d'entrée (101) pour entrer des poids w1-wn (wi), un circuit de porte XNOR (102) pour recevoir les valeurs d'entrée x1-xn et les poids w1-wn et prendre la logique XNOR de celui-ci, une unité d'entrée W' de biais multibit (110) pour entrer un biais multibit W', un circuit de sommation (103) pour prendre la somme totale de chaque valeur logique XNOR et du biais multibit W', et un circuit d'activation (120) pour délivrer uniquement un bit de signe pour un signal Y issu de la sommation.
(JA) 【課題】バッチ正規化回路が不要なニューラルネットワーク回路装置、ニューラルネットワーク、ニューラルネットワーク処理方法およびニューラルネットワークの実行プログラムを提供する。 【解決手段】2値化ニューラルネットワーク回路(100)は、入力値x1~xn(xi)(2値)を入力する入力ノードおよび重みw1~wn(wi)を入力する入力部(101)と、入力値x1~xnおよび重みw1~wnを受け取り、XNOR論理を取るXNORゲート回路(102)と、多ビットバイアスW'を入力する多ビットバイアスW'入力部(110)と、各XNOR論理値と多ビットバイアスW'との総和を取る総和回路(103)と、総和を取った信号Yに対して符号ビットのみを出力する活性化回路(120)と、を備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)