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1. (WO2018066462) 半導体チップの実装装置、および、半導体装置の製造方法
国際事務局に記録されている最新の書誌情報    第三者情報を提供

Translation翻訳: 原文 > 日本語
国際公開番号:    WO/2018/066462    国際出願番号:    PCT/JP2017/035419
国際公開日: 12.04.2018 国際出願日: 29.09.2017
IPC:
H01L 21/60 (2006.01), H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/18 (2006.01)
出願人: SHINKAWA LTD. [JP/JP]; 51-1, Inadaira 2-chome, Musashimurayama-shi, Tokyo 2088585 (JP)
発明者: NAKAMURA Tomonori; (JP).
MAEDA Toru; (JP)
代理人: YKI PATENT ATTORNEYS; 1-34-12, Kichijoji-Honcho, Musashino-shi, Tokyo 1800004 (JP)
優先権情報:
2016-198434 06.10.2016 JP
発明の名称: (EN) SEMICONDUCTOR CHIP MOUNTING DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF DE MONTAGE DE PUCE À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体チップの実装装置、および、半導体装置の製造方法
要約: front page image
(EN)Provided is a mounting device 100 in which two or more semiconductor chips 10 are laminated and mounted at a plurality of locations on a substrate 30, said mounting device 100 comprising: a stage 120 that supports the substrate 30; a bonding unit 122 that laminates and mounts the plurality of semiconductor chips 10 on the substrate 30 while heating the plurality of semiconductor chips and the substrate; and a heat-insulating member 126 that is interposed between the stage 120 and the substrate 30, said heat-insulating member 126 including a first layer 50 which is in contact with the substrate 30 and to which heat is applied from the bonding unit via the semiconductor chips and the substrate, and a second layer 52 which is disposed nearer to the stage 120 than the first layer 50, wherein the first layer 50 has a larger heat resistance than the second layer 52.
(FR)L'invention concerne un dispositif de montage 100 dans lequel deux puces à semi-conducteur 10 ou plus sont stratifiées et montées en une pluralité d'emplacements sur un substrat 30, ledit dispositif de montage 100 comprenant : un étage 120 qui supporte le substrat 30 ; une unité de liaison 122 qui stratifie et monte la pluralité de puces à semi-conducteur 10 sur le substrat 30 tout en chauffant la pluralité de puces à semi-conducteur et le substrat ; et un élément calorifuge 126 qui est intercalé entre l'étage 120 et le substrat 30, ledit élément calorifuge 126 comprenant une première couche 50 qui est en contact avec le substrat 30 et à laquelle de la chaleur est appliquée à partir de l'unité de liaison par l'intermédiaire des puces à semi-conducteur et du substrat, et une seconde couche 52 qui est disposée plus près de l'étage 120 que la première couche 50, la première couche 50 ayant une résistance à la chaleur plus grande que la seconde couche 52.
(JA)基板30上の複数箇所に、2以上の半導体チップ10を積層して実装する実装装置100は、前記基板30を支持するステージ120と、前記複数の半導体チップおよび前記基板を加熱しながら、前記基板30に複数の半導体チップ10を積層して実装するボンディング部122と、前記ステージ120と前記基板30との間に介在する断熱部材126であって、前記基板30と接触して前記ボンディング部から前記半導体チップおよび前記基板を介して熱が印加される第一層50と、前記第一層50よりも前記ステージ120側に配される第二層52と、を有した断熱部材126と、を備え、前記第一層50は、前記第二層52よりも、熱抵抗が大きい。
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
国際公開言語: Japanese (JA)
国際出願言語: Japanese (JA)